Questões de Concurso
Sobre flip-flops em engenharia eletrônica
Foram encontradas 112 questões
Ano: 2008
Banca:
CESPE / CEBRASPE
Órgão:
SEPLAG-DF
Prova:
CESPE - 2008 - SEPLAG-DF - Professor - Eletrônica |
Q161875
Engenharia Eletrônica
Texto associado
A figura acima mostra um Flip-Flop do tipo JK mestre-escravo
com entrada preset (PR) e clear (CLR). Considerando essas
informações, julgue os itens seguintes.
A figura acima mostra um Flip-Flop do tipo JK mestre-escravo
com entrada preset (PR) e clear (CLR). Considerando essas
informações, julgue os itens seguintes.
Os controles de PR e clear (CLR) estão simultaneamente ligados aos circuitos mestre e escravo.
Ano: 2008
Banca:
CESPE / CEBRASPE
Órgão:
SEPLAG-DF
Prova:
CESPE - 2008 - SEPLAG-DF - Professor - Eletrônica |
Q161874
Engenharia Eletrônica
Texto associado
A figura acima mostra um Flip-Flop do tipo JK mestre-escravo
com entrada preset (PR) e clear (CLR). Considerando essas
informações, julgue os itens seguintes.
A figura acima mostra um Flip-Flop do tipo JK mestre-escravo
com entrada preset (PR) e clear (CLR). Considerando essas
informações, julgue os itens seguintes.
Suponha que o controle de preset (PR) assuma o valor zero. Então, para esta condição, a saída Q do circuito também assumirá o valor zero.
Ano: 2008
Banca:
CESPE / CEBRASPE
Órgão:
HEMOBRÁS
Prova:
CESPE - 2008 - HEMOBRÁS - Especialista em Produção de Hemoderivados - Engenheiro Eletrônico |
Q153896
Engenharia Eletrônica
Texto associado
Um encoder incremental possui dois sinais de saída, na forma de onda
quadrada, de mesma freqüência e defasados em ¼ de ciclo. Assumindo que
as saídas dos canais tenham ciclo de trabalho de 50%, existem duas
possibilidades para a temporização dos mesmos, conforme indicado por caso
A e caso B na figura acima. Os sinais do encoder incremental são
processados pelo circuito digital indicado na mesma figura. Acerca do
funcionamento desse circuito em regime permanente, e considerando que
todos os componentes do circuito são ideais, julgue os itens subseqüentes.
Um encoder incremental possui dois sinais de saída, na forma de onda
quadrada, de mesma freqüência e defasados em ¼ de ciclo. Assumindo que
as saídas dos canais tenham ciclo de trabalho de 50%, existem duas
possibilidades para a temporização dos mesmos, conforme indicado por caso
A e caso B na figura acima. Os sinais do encoder incremental são
processados pelo circuito digital indicado na mesma figura. Acerca do
funcionamento desse circuito em regime permanente, e considerando que
todos os componentes do circuito são ideais, julgue os itens subseqüentes.
Se as saídas do encoder incremental se comportarem como ilustrado no caso B, então a saída 
do Flip-flop do tipo D sempre estará em nível lógico baixo.
do Flip-flop do tipo D sempre estará em nível lógico baixo.
Ano: 2008
Banca:
CESPE / CEBRASPE
Órgão:
HEMOBRÁS
Prova:
CESPE - 2008 - HEMOBRÁS - Especialista em Produção de Hemoderivados - Engenheiro Eletrônico |
Q153895
Engenharia Eletrônica
Texto associado
Um encoder incremental possui dois sinais de saída, na forma de onda
quadrada, de mesma freqüência e defasados em ¼ de ciclo. Assumindo que
as saídas dos canais tenham ciclo de trabalho de 50%, existem duas
possibilidades para a temporização dos mesmos, conforme indicado por caso
A e caso B na figura acima. Os sinais do encoder incremental são
processados pelo circuito digital indicado na mesma figura. Acerca do
funcionamento desse circuito em regime permanente, e considerando que
todos os componentes do circuito são ideais, julgue os itens subseqüentes.
Um encoder incremental possui dois sinais de saída, na forma de onda
quadrada, de mesma freqüência e defasados em ¼ de ciclo. Assumindo que
as saídas dos canais tenham ciclo de trabalho de 50%, existem duas
possibilidades para a temporização dos mesmos, conforme indicado por caso
A e caso B na figura acima. Os sinais do encoder incremental são
processados pelo circuito digital indicado na mesma figura. Acerca do
funcionamento desse circuito em regime permanente, e considerando que
todos os componentes do circuito são ideais, julgue os itens subseqüentes.
Como a entrada CLR do flip-flop do tipo D é ativada por nível alto, e essa entrada está em nível baixo, então a saída 
sempre estará em nível alto.
sempre estará em nível alto.
Ano: 2008
Banca:
CESPE / CEBRASPE
Órgão:
HEMOBRÁS
Prova:
CESPE - 2008 - HEMOBRÁS - Especialista em Produção de Hemoderivados - Engenheiro Eletrônico |
Q153894
Engenharia Eletrônica
Texto associado
Um encoder incremental possui dois sinais de saída, na forma de onda
quadrada, de mesma freqüência e defasados em ¼ de ciclo. Assumindo que
as saídas dos canais tenham ciclo de trabalho de 50%, existem duas
possibilidades para a temporização dos mesmos, conforme indicado por caso
A e caso B na figura acima. Os sinais do encoder incremental são
processados pelo circuito digital indicado na mesma figura. Acerca do
funcionamento desse circuito em regime permanente, e considerando que
todos os componentes do circuito são ideais, julgue os itens subseqüentes.
Um encoder incremental possui dois sinais de saída, na forma de onda
quadrada, de mesma freqüência e defasados em ¼ de ciclo. Assumindo que
as saídas dos canais tenham ciclo de trabalho de 50%, existem duas
possibilidades para a temporização dos mesmos, conforme indicado por caso
A e caso B na figura acima. Os sinais do encoder incremental são
processados pelo circuito digital indicado na mesma figura. Acerca do
funcionamento desse circuito em regime permanente, e considerando que
todos os componentes do circuito são ideais, julgue os itens subseqüentes.
Se as saídas do encoder incremental se comportarem conforme ilustrado no caso A, então a saída 
do flip-flop do tipo D sempre estará em nível lógico alto.
do flip-flop do tipo D sempre estará em nível lógico alto.
Ano: 2008
Banca:
CESPE / CEBRASPE
Órgão:
HEMOBRÁS
Prova:
CESPE - 2008 - HEMOBRÁS - Especialista em Produção de Hemoderivados - Engenheiro Eletrônico |
Q153893
Engenharia Eletrônica
Texto associado
Um encoder incremental possui dois sinais de saída, na forma de onda
quadrada, de mesma freqüência e defasados em ¼ de ciclo. Assumindo que
as saídas dos canais tenham ciclo de trabalho de 50%, existem duas
possibilidades para a temporização dos mesmos, conforme indicado por caso
A e caso B na figura acima. Os sinais do encoder incremental são
processados pelo circuito digital indicado na mesma figura. Acerca do
funcionamento desse circuito em regime permanente, e considerando que
todos os componentes do circuito são ideais, julgue os itens subseqüentes.
Um encoder incremental possui dois sinais de saída, na forma de onda
quadrada, de mesma freqüência e defasados em ¼ de ciclo. Assumindo que
as saídas dos canais tenham ciclo de trabalho de 50%, existem duas
possibilidades para a temporização dos mesmos, conforme indicado por caso
A e caso B na figura acima. Os sinais do encoder incremental são
processados pelo circuito digital indicado na mesma figura. Acerca do
funcionamento desse circuito em regime permanente, e considerando que
todos os componentes do circuito são ideais, julgue os itens subseqüentes.
Se o sinal 
estivesse sempre em nível alto, a porta ou-exclusivo (exclusive-Or) inverteria o sinal 
estivesse sempre em nível alto, a porta ou-exclusivo (exclusive-Or) inverteria o sinal
Ano: 2008
Banca:
CESPE / CEBRASPE
Órgão:
HEMOBRÁS
Prova:
CESPE - 2008 - HEMOBRÁS - Especialista em Produção de Hemoderivados - Engenheiro Eletrônico |
Q153892
Engenharia Eletrônica
Texto associado
Um encoder incremental possui dois sinais de saída, na forma de onda
quadrada, de mesma freqüência e defasados em ¼ de ciclo. Assumindo que
as saídas dos canais tenham ciclo de trabalho de 50%, existem duas
possibilidades para a temporização dos mesmos, conforme indicado por caso
A e caso B na figura acima. Os sinais do encoder incremental são
processados pelo circuito digital indicado na mesma figura. Acerca do
funcionamento desse circuito em regime permanente, e considerando que
todos os componentes do circuito são ideais, julgue os itens subseqüentes.
Um encoder incremental possui dois sinais de saída, na forma de onda
quadrada, de mesma freqüência e defasados em ¼ de ciclo. Assumindo que
as saídas dos canais tenham ciclo de trabalho de 50%, existem duas
possibilidades para a temporização dos mesmos, conforme indicado por caso
A e caso B na figura acima. Os sinais do encoder incremental são
processados pelo circuito digital indicado na mesma figura. Acerca do
funcionamento desse circuito em regime permanente, e considerando que
todos os componentes do circuito são ideais, julgue os itens subseqüentes.
O sinal 
possui freqüência duas vezes maior que a freqüência do sinal 
.
possui freqüência duas vezes maior que a freqüência do sinal .
Ano: 2008
Banca:
CESPE / CEBRASPE
Órgão:
HEMOBRÁS
Prova:
CESPE - 2008 - HEMOBRÁS - Especialista em Produção de Hemoderivados - Engenheiro Eletrônico |
Q153879
Engenharia Eletrônica
Texto associado
Considerando um sistema de comunicação digital que possua as
características mostradas na figura acima, referentes ao sinal digital e à
seqüência binária resultante, julgue os itens seguintes.
Considerando um sistema de comunicação digital que possua as
características mostradas na figura acima, referentes ao sinal digital e à
seqüência binária resultante, julgue os itens seguintes.
O sinal digital é codificado de modo que cada bit no estado 1 e no estado zero corresponde às tensões aproximadamente iguais a +10 V e -10 V, respectivamente.
Q2910247
Engenharia Eletrônica
Determine o número de flip- flops que seriam necessários
para se construir os contadores de módulos 6,11,15,19,e
31, respectivamente.
Q214749
Engenharia Eletrônica
Um tipo de saída, em lógica digital, conhecida como “coletor aberto” (open colector), é uma propriedade:
Q214745
Engenharia Eletrônica
São chamados de biestáveis por terem dois estados lógicos estáveis:
Ano: 2004
Banca:
CESPE / CEBRASPE
Órgão:
Polícia Federal
Prova:
CESPE / CEBRASPE - 2004 - Polícia Federal - Perito Criminal - Engenharia Elétrica - Eletrônica |
Q2042946
Engenharia Eletrônica
Com relação ao circuito seqüencial cujo diagrama está ilustrado acima, e considerando que os bits D, C, B e A formam um número variável binário em que D é o bit mais significativo, julgue os itens subseqüentes.
Trata-se de um contador assíncrono.
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