Questões de Concurso
Sobre eletrônica digital na engenharia eletrônica em engenharia eletrônica
Foram encontradas 975 questões
Ano: 2010
Banca:
CESPE / CEBRASPE
Órgão:
TRE-BA
Prova:
CESPE - 2010 - TRE-BA - Técnico Judiciário - Telecomunicações e Eletricidade |
Q718767
Engenharia Eletrônica
A tabela verdade acima descreve um circuito combinacional com entradas A, B e C, e saída S. Com relação a essa tabela, julgue o item que se segue.
Embora não seja a expressão booleana mínima para a saída S,
a expressão booleana 
expressa corretamente a saída S em função das entradas A, B
e C.
Ano: 2010
Banca:
CESPE / CEBRASPE
Órgão:
TRE-BA
Prova:
CESPE - 2010 - TRE-BA - Técnico Judiciário - Telecomunicações e Eletricidade |
Q718766
Engenharia Eletrônica
A tabela verdade acima descreve um circuito combinacional com entradas A, B e C, e saída S. Com relação a essa tabela, julgue o item que se segue.
Na forma produto de somas, a expressão booleana mínima para
a saída S é dada por 
Ano: 2010
Banca:
CESPE / CEBRASPE
Órgão:
TRE-BA
Prova:
CESPE - 2010 - TRE-BA - Técnico Judiciário - Telecomunicações e Eletricidade |
Q718765
Engenharia Eletrônica
A tabela verdade acima descreve um circuito combinacional com entradas A, B e C, e saída S. Com relação a essa tabela, julgue o item que se segue.
Considerando-se a forma soma de produtos, a expressão
booleana mínima para a saída S é dada por 
Ano: 2010
Banca:
FGV
Órgão:
FIOCRUZ
Prova:
FGV - 2010 - FIOCRUZ - Tecnologista em Saúde - Engenharia Eletrônica |
Q569035
Engenharia Eletrônica
Texto associado
ENTITY entidade IS
PORT (a, b, c: IN bit;
d, e: OUT bit);
END entidade;
ARCHITECTURE arquitetura OF entidade IS
BEGIN
PROCESS (a, b, c)
BEGIN
IF (c = '1') THEN
d <= a XOR b;
e <= a AND b;
ELSE
d <= '0';
e <= '0';
END PROCESS;
END arquitetura;
PORT (a, b, c: IN bit;
d, e: OUT bit);
END entidade;
ARCHITECTURE arquitetura OF entidade IS
BEGIN
PROCESS (a, b, c)
BEGIN
IF (c = '1') THEN
d <= a XOR b;
e <= a AND b;
ELSE
d <= '0';
e <= '0';
END PROCESS;
END arquitetura;
O código VHDL mostrado acima descreve a seguinte operação lógica:
Ano: 2010
Banca:
FGV
Órgão:
FIOCRUZ
Prova:
FGV - 2010 - FIOCRUZ - Tecnologista em Saúde - Engenharia Eletrônica |
Q569033
Engenharia Eletrônica
A Figura 1, acima, mostra um diagrama de quatro estados definidos pelos bits B e A, sendo B o mais significativo, e pelo bit de controle C.
A Figura 2, por sua vez, mostra uma implementação síncrona desse diagrama de estados com o uso de flip-flops D e das lógicas A e B.
Estas lógicas devem ser, respectivamente:
Ano: 2010
Banca:
FGV
Órgão:
FIOCRUZ
Prova:
FGV - 2010 - FIOCRUZ - Tecnologista em Saúde - Engenharia Eletrônica |
Q569030
Engenharia Eletrônica
Texto associado
Contador Flip-Flop JK
A figura acima mostra um contador binário conectado a um flip-flop JK, ambos com entrada de clock acionada por borda. O contador está programado para decrementar (D/U = 1) e, no início da contagem, Q = Q1 = Q0 = 0, sendo Q1 mais significativo do que Q0. Além disso, cada pulso de clock do contador (Clk1) é seguido por um pulso de clock do flip-flop (Clk2), havendo tempo suficiente para a estabilização das saídas de ambos os dispositivos.
Contador Flip-Flop JK
A figura acima mostra um contador binário conectado a um flip-flop JK, ambos com entrada de clock acionada por borda. O contador está programado para decrementar (D/U = 1) e, no início da contagem, Q = Q1 = Q0 = 0, sendo Q1 mais significativo do que Q0. Além disso, cada pulso de clock do contador (Clk1) é seguido por um pulso de clock do flip-flop (Clk2), havendo tempo suficiente para a estabilização das saídas de ambos os dispositivos.
Após um número razoável de pulsos de clock em Clk1 e Clk2, pode-se perceber uma periodicidade dos bits da saída Q do flip-flop, da forma:
Ano: 2010
Banca:
FGV
Órgão:
FIOCRUZ
Prova:
FGV - 2010 - FIOCRUZ - Tecnologista em Saúde - Engenharia Eletrônica |
Q569028
Engenharia Eletrônica
Mapa de Karnaugh de Y
O mapa de Karnaugh mostrado na figura acima representa a seguinte função lógica:
Ano: 2010
Banca:
CESPE / CEBRASPE
Órgão:
INMETRO
Prova:
CESPE - 2010 - INMETRO - Pesquisador Tecnologista em Metrologia e Qualidade - Informática Aplicada à Metrologia Legal |
Q449580
Engenharia Eletrônica
Considere que um sensor óptico de deslocamento angular seja utilizado para monitorar a velocidade angular de um objeto. O sensor mede a posição angular do referido objeto a cada 0,25 s (período de amostragem) e um codificador representa cada valor medido em uma palavra binária de 8 bits: a resolução é de um grau por bit menos significativo (LSB). Essa informação é enviada ao sistema de monitoramento que calcula, então, a velocidade angular do objeto. Considere, ainda, que no instante de amostragem corrente tenha sido medido o valor 
e no instante de amostragem anterior, 
Portanto, é correto afirmar que, no último intervalo de amostragem, a velocidade angular média do objeto foi de
e no instante de amostragem anterior, Portanto, é correto afirmar que, no último intervalo de amostragem, a velocidade angular média do objeto foi de
Ano: 2010
Banca:
CESPE / CEBRASPE
Órgão:
INMETRO
Prova:
CESPE - 2010 - INMETRO - Pesquisador Tecnologista em Metrologia e Qualidade - Informática Aplicada à Metrologia Legal |
Q449574
Engenharia Eletrônica
Considere um conversor digital-analógico (DAC) de 8 bits que tenha tensão de referência de 10 V. Nesse conversor , para que a tensão de saída desse conversor seja de 7,5 V, a entrada de dados deverá receber a palavra binária
Ano: 2010
Banca:
CESPE / CEBRASPE
Órgão:
INMETRO
Prova:
CESPE - 2010 - INMETRO - Pesquisador Tecnologista - Metrologia em Informática |
Q267609
Engenharia Eletrônica
Deseja-se construir um circuito para o controle de abertura e fechamento de duas válvulas, a fim de regular a mistura de componentes de uma fórmula. A primeira válvula, usada para controle da pressão e da salinidade, será aberta sempre que a pressão exceder 3 atm e a salinidade exceder 20 g/L. A segunda válvula, influenciada pela temperatura e pelo pH da mistura, será aberta sempre que a primeira válvula estiver fechada, a temperatura exceder 30o C e a acidez estiver abaixo de pH 7.
A partir das informações acima, é correto afirmar que o esquema lógico para implementar o circuito em questão pode ser realizado com o uso mínimo de
A partir das informações acima, é correto afirmar que o esquema lógico para implementar o circuito em questão pode ser realizado com o uso mínimo de
Ano: 2010
Banca:
CESGRANRIO
Órgão:
Petrobras
Prova:
CESGRANRIO - 2010 - Petrobras - Técnico de Telecomunicações Júnior |
Q189698
Engenharia Eletrônica
A sequência binária (1 0 1 0 1 0 1 1 1)2 passa por um processo de codificação de linha para fins de eliminação da componente DC. A forma de onda obtida, após essa codificação, é mostrada na figura acima. Qual foi a codificação de linha utilizada?
Ano: 2010
Banca:
CESGRANRIO
Órgão:
Petrobras
Prova:
CESGRANRIO - 2010 - Petrobras - Técnico de Telecomunicações Júnior |
Q189696
Engenharia Eletrônica
A transmissão de uma sequência binária é realizada por meio da forma de onda, mostrada na figura acima. Admitindo-se que a duração de cada pulso é T = 1µseg, a taxa de transmissão correspondente, em Mbit/seg, é
Ano: 2010
Banca:
CESGRANRIO
Órgão:
Petrobras
Prova:
CESGRANRIO - 2010 - Petrobras - Técnico de Telecomunicações Júnior |
Q189695
Engenharia Eletrônica
Em um sistema digital de telefonia celular, o canal é extremamente ruidoso e provoca vários tipos de interferência ao sinal transmitido. Além disso, ele apresenta alta latência, ou seja, o tempo de propagação entre transmissor e receptor é considerado relativamente alto. Nessas condições, a estratégia de controle de erros
Ano: 2010
Banca:
CESGRANRIO
Órgão:
Petrobras
Prova:
CESGRANRIO - 2010 - Petrobras - Técnico de Telecomunicações Júnior |
Q189693
Engenharia Eletrônica
Um sistema TDM realiza a multiplexação de 32 sinais digitais, cada qual com a taxa de 8Kbps. Considerando-se que o quadro contém apenas bits dos sinais multiplexados, a duração do bit desse sistema TDM, expressa em microssegundos, é, aproximadamente,
Ano: 2010
Banca:
CESGRANRIO
Órgão:
Petrobras
Prova:
CESGRANRIO - 2010 - Petrobras - Técnico de Telecomunicações Júnior |
Q189689
Engenharia Eletrônica
No processo de conversão A/D de sinais de voz em sistemas de telefonia, utiliza-se um circuito denominado de compressor, combinado com um quantizador uniforme, com a finalidade de
Ano: 2010
Banca:
CESGRANRIO
Órgão:
Petrobras
Prova:
CESGRANRIO - 2010 - Petrobras - Técnico de Telecomunicações Júnior |
Q189682
Engenharia Eletrônica
Um sinal de áudio é amostrado com uma taxa de 44.000 amostras/seg, passa por um processo de quantização uniforme com 256 níveis, depois é codificado em PCM. Nessas condições, a taxa de bits, em kbit/seg, da sequência binária na saída do codificador é igual a
Ano: 2010
Banca:
CESGRANRIO
Órgão:
Petrobras
Prova:
CESGRANRIO - 2010 - Petrobras - Técnico de Telecomunicações Júnior |
Q189681
Engenharia Eletrônica
Em um enlace de comunicação digital, a taxa de transmissão binária na saída do transmissor é de 1 Mbit/seg.
Nesse caso, o(a)
Nesse caso, o(a)
Ano: 2010
Banca:
CESGRANRIO
Órgão:
Petrobras
Prova:
CESGRANRIO - 2010 - Petrobras - Técnico de Telecomunicações Júnior |
Q189678
Engenharia Eletrônica
Em um processo industrial, o acionamento de uma determinada válvula, representada pela variável lógica V, está associado às condições de 3 (três) chaves representadas pelas variáveis C1 , C2 e C3 . A válvula V, em sua operação normal, está sempre aberta (V=1). Ela somente será fechada (V=0) quando as condições lógicas das chaves C1 C2 C3 estiverem, nesta ordem, iguais a 010 ou 011 ou 111.
A função booleana da válvula: V = f (C1 , C2 , C3 ) é dada por
A função booleana da válvula: V = f (C1 , C2 , C3 ) é dada por
Ano: 2010
Banca:
CESGRANRIO
Órgão:
Petrobras
Prova:
CESGRANRIO - 2010 - Petrobras - Técnico de Telecomunicações Júnior |
Q189676
Engenharia Eletrônica
Um número na base 2 ou base binária é assim representado 1001110010111101|2 .Este número convertido para a base
Ano: 2010
Banca:
CESGRANRIO
Órgão:
Petrobras
Prova:
CESGRANRIO - 2010 - Petrobras - Técnico de Telecomunicações Júnior |
Q189675
Engenharia Eletrônica
Um circuito combinacional que apresenta três entradas lógicas, F, G e H, tem sua saída Y = FGH + FGH + FGH + FGH dada pela função
A expressão simplificada de Y é
A expressão simplificada de Y é
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