Questões de Concurso Público UFC 2019 para Engenheiro - Engenharia da Computação
Foram encontradas 11 questões
Ano: 2019
Banca:
CCV-UFC
Órgão:
UFC
Prova:
CCV-UFC - 2019 - UFC - Engenheiro - Engenharia da Computação |
Q1084736
Arquitetura de Computadores
Marque a alternativa errada a respeito da interface SPI.
Ano: 2019
Banca:
CCV-UFC
Órgão:
UFC
Prova:
CCV-UFC - 2019 - UFC - Engenheiro - Engenharia da Computação |
Q1084737
Arquitetura de Computadores
Considere as seguintes afirmativas a respeito da interface de comunicação I2C:
I. A interface I2C completa (transmit and receive) é composta de 3 sinais, MISO (Master Input Slave Output), MOSI (Master Output Slave Input) e Clock; II. A interface I2C não requer sinais extras para ativar e desativar os dispositivos conectados, pois os slaves têm endereços, e as mensagens contêm o endereço do destino; III. O controlador I2C Master pode ser configurado para Master transmit and receive, Master transmit only, Master receive only, dependendo do slave com que irá se comunicar. Isto implica na redução da contagem dos sinais necessários para situações em que apenas um dos dispositivos (o master ou o slave) irá transmitir; IV. Os bits de Clock Polarity e Clock Phase do controlador I2C Master determinam o instante da amostragem do dado em relação ao clock, bem como o nível lógico do estado idle da linha de clock; V. I2C é uma interface síncrona.
Assinale a alternativa correta.
I. A interface I2C completa (transmit and receive) é composta de 3 sinais, MISO (Master Input Slave Output), MOSI (Master Output Slave Input) e Clock; II. A interface I2C não requer sinais extras para ativar e desativar os dispositivos conectados, pois os slaves têm endereços, e as mensagens contêm o endereço do destino; III. O controlador I2C Master pode ser configurado para Master transmit and receive, Master transmit only, Master receive only, dependendo do slave com que irá se comunicar. Isto implica na redução da contagem dos sinais necessários para situações em que apenas um dos dispositivos (o master ou o slave) irá transmitir; IV. Os bits de Clock Polarity e Clock Phase do controlador I2C Master determinam o instante da amostragem do dado em relação ao clock, bem como o nível lógico do estado idle da linha de clock; V. I2C é uma interface síncrona.
Assinale a alternativa correta.
Ano: 2019
Banca:
CCV-UFC
Órgão:
UFC
Prova:
CCV-UFC - 2019 - UFC - Engenheiro - Engenharia da Computação |
Q1084738
Arquitetura de Computadores
Considere as seguintes afirmativas a respeito de SoCs (System on Chip) e NoCs (Network on Chip):
I. SoCs homogêneos são formados por cores de um único tipo, enquanto SOCs heterogêneos são formados por cores de diferentes tipos; II. Para SoCs com um número reduzido de cores, a abordagem tradicional de comunicação se baseia em um barramento de comunicação compartilhados pelos vários cores; III. III Network On Chip ou NoCs representam uma alternativa aos tradicionais barramentos de comunicação, quando o número de cores é elevado; IV. IV Uma NoC é composta por um conjunto de roteadores e canais ponto-a-ponto interconectando os roteadores, além das interfaces de rede (NI ou Network Interface); V. A Network Interface (NI) de uma NOC é a unidade que, de forma transparente, conecta o core ao roteador, sendo responsável por adaptar o protocolo de comunicação usado pelo core para o da NoC.
Assinale a alternativa correta.
I. SoCs homogêneos são formados por cores de um único tipo, enquanto SOCs heterogêneos são formados por cores de diferentes tipos; II. Para SoCs com um número reduzido de cores, a abordagem tradicional de comunicação se baseia em um barramento de comunicação compartilhados pelos vários cores; III. III Network On Chip ou NoCs representam uma alternativa aos tradicionais barramentos de comunicação, quando o número de cores é elevado; IV. IV Uma NoC é composta por um conjunto de roteadores e canais ponto-a-ponto interconectando os roteadores, além das interfaces de rede (NI ou Network Interface); V. A Network Interface (NI) de uma NOC é a unidade que, de forma transparente, conecta o core ao roteador, sendo responsável por adaptar o protocolo de comunicação usado pelo core para o da NoC.
Assinale a alternativa correta.
Ano: 2019
Banca:
CCV-UFC
Órgão:
UFC
Prova:
CCV-UFC - 2019 - UFC - Engenheiro - Engenharia da Computação |
Q1084739
Arquitetura de Computadores
Marque a alternativa errada a respeito de processadores baseados em pipelines.
Ano: 2019
Banca:
CCV-UFC
Órgão:
UFC
Prova:
CCV-UFC - 2019 - UFC - Engenheiro - Engenharia da Computação |
Q1084740
Arquitetura de Computadores
Marque a alternativa errada a respeito dos blocos MAC (multiply and accumulate).
Ano: 2019
Banca:
CCV-UFC
Órgão:
UFC
Prova:
CCV-UFC - 2019 - UFC - Engenheiro - Engenharia da Computação |
Q1084741
Arquitetura de Computadores
Cortex-M é uma família de processadores 32 bits da empresa ARM. Na família cortex-M, ao inserirmos
uma word de 4 bytes na pilha, os 4 bytes são armazenados de forma que o byte mais significativo é
armazenado em (SP-1) e os demais bytes da word são armazenados nas posições de memória cujos
endereços antecedem o endereço (SP-1), sendo SP o registrador de Stack Pointer. De posse destas
informações e sabendo que antes da execução do trecho de código a seguir, os registradores r1, r2, r3 e
SP contêm respectivamente os valores 0xAABBCCDD, 0x11223300, 0x44556677 e 0x20000400,
assinale a opção que apresenta corretamente os valores armazenados nas posições de memória
0x20000400, 0x200003FF, 0x200003FE, 0x200003FD e 0x200003FC, após a execução do trecho de
código a seguir. 0xXX significa que a partir das informações fornecidas, é impossível determinar o valor
armazenado na referida posição.
push {r1} push {r2} pop {r1} pop {r2} push {r1} push {r2} push {r3}
push {r1} push {r2} pop {r1} pop {r2} push {r1} push {r2} push {r3}
Ano: 2019
Banca:
CCV-UFC
Órgão:
UFC
Prova:
CCV-UFC - 2019 - UFC - Engenheiro - Engenharia da Computação |
Q1084742
Arquitetura de Computadores
Marque a alternativa errada a respeito de armazenamento e operações de números, em ponto flutuante e
ponto fixo.
Ano: 2019
Banca:
CCV-UFC
Órgão:
UFC
Prova:
CCV-UFC - 2019 - UFC - Engenheiro - Engenharia da Computação |
Q1084758
Arquitetura de Computadores
É um exemplo de plataforma de processador baseada majoritariamente na arquitetura CISC:
Ano: 2019
Banca:
CCV-UFC
Órgão:
UFC
Prova:
CCV-UFC - 2019 - UFC - Engenheiro - Engenharia da Computação |
Q1084759
Arquitetura de Computadores
Com relação às diferenças entre as arquiteturas RISC e CISC, é correto afirmar:
Ano: 2019
Banca:
CCV-UFC
Órgão:
UFC
Prova:
CCV-UFC - 2019 - UFC - Engenheiro - Engenharia da Computação |
Q1084760
Arquitetura de Computadores
Comum entre processadores de arquiteturas RISC, a técnica de paralelismo que permite que a execução
de instruções seja subdividida em partes (estágios) especializadas que são executadas por partes
dedicadas do hardware, em paralelo, se chama:
Ano: 2019
Banca:
CCV-UFC
Órgão:
UFC
Prova:
CCV-UFC - 2019 - UFC - Engenheiro - Engenharia da Computação |
Q1084761
Arquitetura de Computadores
Nas arquiteturas de processadores RISC e CISC, é crucial a otimização do acesso à memória, dado que, à
época em que as duas arquiteturas emergiram, era um recurso caro e escasso, e com impacto direto no
desempenho da execução das instruções de um programa. Esta influência no desempenho tem relação
com a velocidade de acesso aos diversos níveis de memória. Neste contexto, é sequência em ordem
decrescente de velocidade de acesso de tipos de memória é:
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