Questões de Concurso Sobre arquitetura de computadores
Foram encontradas 7.871 questões
Ano: 2012
Banca:
CESGRANRIO
Órgão:
PETROQUÍMICA SUAPE
Prova:
CESGRANRIO - 2012 - PETROQUÍMICA SUAPE - Analista de Infraestrutura Pleno |
Q486889
Arquitetura de Computadores
Processadores que dão suporte à memória virtual utilizam diversas técnicas de endereçamento no conjunto de instruções que disponibilizam. Em uma dessas técnicas, o valor do operando é especificado diretamente na instrução.
Essa forma de endereçamento é denominada endereçamento
Essa forma de endereçamento é denominada endereçamento
Ano: 2012
Banca:
CESGRANRIO
Órgão:
PETROQUÍMICA SUAPE
Prova:
CESGRANRIO - 2012 - PETROQUÍMICA SUAPE - Analista de Infraestrutura Pleno |
Q486888
Arquitetura de Computadores
A utilização de memória cache entre a UCP e a memória principal é algo bastante comum nos computadores atuais.
Essa utilização tem por objetivo
Essa utilização tem por objetivo
Ano: 2012
Banca:
CESGRANRIO
Órgão:
Petrobras
Prova:
CESGRANRIO - 2012 - BR Distribuidora - Profissional Júnior - Formação Analista de Sistemas - Ênfase em Java - Crm e Web |
Q486640
Arquitetura de Computadores
Em um computador, o subsistema de memória é organizado hierarquicamente em uma pirâmide. Sobre o exposto, analise as afirmativas a seguir.
I - Os registradores, que possuem maior velocidade de transferência, menor capacidade de armazenamento e custo alto, estão no topo da pirâmide.
II - As memórias cache e a memória principal, que fornecem a garantia de armazenamento permanente ao usuário, estão no centro da pirâmide.
III - As memórias secundárias ou de massa, capazes de armazenar grandes quantidades de dados a um baixo custo, aparecem na base da pirâmide.
É correto o que se afirma em
I - Os registradores, que possuem maior velocidade de transferência, menor capacidade de armazenamento e custo alto, estão no topo da pirâmide.
II - As memórias cache e a memória principal, que fornecem a garantia de armazenamento permanente ao usuário, estão no centro da pirâmide.
III - As memórias secundárias ou de massa, capazes de armazenar grandes quantidades de dados a um baixo custo, aparecem na base da pirâmide.
É correto o que se afirma em
Ano: 2012
Banca:
CESGRANRIO
Órgão:
Petrobras
Prova:
CESGRANRIO - 2012 - BR Distribuidora - Profissional Júnior - Formação Analista de Sistemas - Ênfase em Java - Crm e Web |
Q486635
Arquitetura de Computadores
Processadores RISC implementam instruções complexas, porém paralelizáveis, que levam, aproximadamente, a mesma quantidade de tempo para serem executadas pelos processadores.
PORQUE
Arquiteturas RISC têm como princípio otimizar o desempenho de uma máquina reduzindo o número de ciclos por instrução, mesmo que isso acarrete um maior número de instruções por programa.
Analisando-se as afirmações acima, conclui-se que
PORQUE
Arquiteturas RISC têm como princípio otimizar o desempenho de uma máquina reduzindo o número de ciclos por instrução, mesmo que isso acarrete um maior número de instruções por programa.
Analisando-se as afirmações acima, conclui-se que
Ano: 2012
Banca:
CESGRANRIO
Órgão:
PETROQUÍMICA SUAPE
Prova:
CESGRANRIO - 2012 - PETROQUÍMICA SUAPE - Analista de Sistemas Júnior - Ênfase em Negócio |
Q486108
Arquitetura de Computadores
Processadores do tipo CISC são mais usados nos consoles de videogames mais modernos.
PORQUE
Processadores do tipo CISC geralmente têm um conjunto de instruções maior que processadores do tipo RISC.
Analisando-se as afirmações acima, conclui-se que:
PORQUE
Processadores do tipo CISC geralmente têm um conjunto de instruções maior que processadores do tipo RISC.
Analisando-se as afirmações acima, conclui-se que:
Ano: 2012
Banca:
CESGRANRIO
Órgão:
PETROQUÍMICA SUAPE
Prova:
CESGRANRIO - 2012 - PETROQUÍMICA SUAPE - Analista de Sistemas Júnior - Ênfase em Negócio |
Q486103
Arquitetura de Computadores
Considere as afirmações a seguir referentes a memórias cache de sistemas computacionais.
I - O projeto de uma memória cache pode prever sua implementação de forma unificada ou separada.
II - Em caches L2, os acessos são realizados mais rapidamente que os ciclos de barramento, com estado zero-wait (tempo de espera nulo).
III - Algoritmos de substituição de quadros são indispensáveis à eleição do bloco a ser retirado de uma cache cheia.
IV - Na técnica de mapeamento associativo, um bloco da memória principal pode ser alocado em qualquer linha da cache.
São corretas APENAS as afirmações
I - O projeto de uma memória cache pode prever sua implementação de forma unificada ou separada.
II - Em caches L2, os acessos são realizados mais rapidamente que os ciclos de barramento, com estado zero-wait (tempo de espera nulo).
III - Algoritmos de substituição de quadros são indispensáveis à eleição do bloco a ser retirado de uma cache cheia.
IV - Na técnica de mapeamento associativo, um bloco da memória principal pode ser alocado em qualquer linha da cache.
São corretas APENAS as afirmações
Ano: 2012
Banca:
CESGRANRIO
Órgão:
LIQUIGÁS
Prova:
CESGRANRIO - 2012 - LIQUIGAS - Profissional Júnior - Análise de Infraestrutura |
Q485464
Arquitetura de Computadores
Sistemas MIMD (Multiple Instruction Multiple Data) podem ser subdivididos de acordo com a forma de comunicação entre os processadores e o grau de compartilhamento da memória.
No SMP (Symetric Multiprocessors), em um sistema fortemente acoplado, constata-se que
No SMP (Symetric Multiprocessors), em um sistema fortemente acoplado, constata-se que
Ano: 2012
Banca:
CESGRANRIO
Órgão:
LIQUIGÁS
Prova:
CESGRANRIO - 2012 - LIQUIGAS - Profissional Júnior - Análise de Infraestrutura |
Q485457
Arquitetura de Computadores
Os processadores utilizam diferentes técnicas para acelerar a execução de instruções. Uma dessas técnicas envolve a divisão do ciclo de instruções em um determinado número de estágios consecutivos, possibilitando que cada estágio trabalhe simultaneamente em uma instrução diferente.
Essa técnica chama-se
Essa técnica chama-se
Ano: 2012
Banca:
CESGRANRIO
Órgão:
LIQUIGÁS
Prova:
CESGRANRIO - 2012 - LIQUIGÁS - Profissional Júnior - Administração de Banco de Dados |
Q482781
Arquitetura de Computadores
Uma questão importante quanto ao gerenciamento da memória principal de um computador é o gerenciamento do espaço de endereços dos processos.
Considerando que cada posição endereçável da memória consiste em 1 byte, um endereço de memória de 32 bits permite endereçar uma memória de
Considerando que cada posição endereçável da memória consiste em 1 byte, um endereço de memória de 32 bits permite endereçar uma memória de
Ano: 2012
Banca:
CESGRANRIO
Órgão:
LIQUIGÁS
Prova:
CESGRANRIO - 2012 - LIQUIGÁS - Profissional Júnior - Administração de Banco de Dados |
Q482775
Arquitetura de Computadores
Uma organização que utiliza um barramento de serviços corporativos deve utilizar como infraestrutura uma arquitetura orientada a serviços.
PORQUE
O propósito de um barramento de serviços corporativos é fornecer interoperabilidade juntamente com serviços adicionais, tais como segurança e monitoramento.
Analisando-se as afirmações acima, conclui-se que
PORQUE
O propósito de um barramento de serviços corporativos é fornecer interoperabilidade juntamente com serviços adicionais, tais como segurança e monitoramento.
Analisando-se as afirmações acima, conclui-se que
Ano: 2012
Banca:
CESGRANRIO
Órgão:
Caixa
Prova:
CESGRANRIO - 2012 - Caixa - Técnico Bancário - Tecnologia da Informação |
Q481233
Arquitetura de Computadores
Qual é a taxa máxima de transferência, em MB/s, da interface de barramento SATA (Advanced Technology Attachment) 2.0?
Ano: 2012
Banca:
CESGRANRIO
Órgão:
Caixa
Prova:
CESGRANRIO - 2012 - Caixa - Técnico Bancário - Tecnologia da Informação |
Q481231
Arquitetura de Computadores
Dentre as técnicas de endereçamento usadas pelas unidades centrais de processamento (CPU) encontradas no mercado, NÃO se inclui a de endereçamento
Ano: 2012
Banca:
CESGRANRIO
Órgão:
LIQUIGÁS
Prova:
CESGRANRIO - 2012 - LIQUIGAS - Profissional Júnior - Desenvolvimento de Aplicações |
Q476287
Arquitetura de Computadores
Um processador hipotético tem dois registradores de uso geral X e Y, ambos de 8 bits. As instruções desse processador têm um formato de tamanho fixo de 32 bits, dos quais os 8 mais significativos, ou seja, os primeiros lidos da memória durante a busca, são utilizados para o OpCode e os 24 restantes para operandos. Uma das operações desse processador, cujo OpCode é igual a 10110100, utiliza dois operandos: o primeiro é imediato de 8 bits e o segundo utiliza os 16 bits restantes para um endereçamento direto. O resultado da execução dessa operação é colocar a soma dos dois operandos no registrador X. Os operandos são inteiros de 8 bits e utiliza-se o complemento a 2.
Considere que a próxima instrução a ser executada está no endereço 00A1. O conteúdo da memória, nesse instante, está ilustrado na Figura. Como resultado da operação, o registrador X conterá o valor, em base decimal, de
Ano: 2012
Banca:
CESGRANRIO
Órgão:
LIQUIGÁS
Prova:
CESGRANRIO - 2012 - LIQUIGAS - Profissional Júnior - Desenvolvimento de Aplicações |
Q476278
Arquitetura de Computadores
Há diversas formas pelas quais um sistema computacional pode tratar os eventos de entrada e saída (E/S). O esquema no qual a Unidade Central de Processamento (UCP) fica ocupada em um laço de repetição (loop) à espera do término de uma operação de E/S é conhecido como esquema de
Ano: 2012
Banca:
CESGRANRIO
Órgão:
LIQUIGÁS
Prova:
CESGRANRIO - 2012 - LIQUIGAS - Profissional Júnior - Desenvolvimento de Aplicações |
Q476277
Arquitetura de Computadores
O projeto da memória de um sistema computacional leva em consideração três aspectos essenciais: a quantidade de armazenamento, a rapidez no acesso e o preço por bit de armazenamento. Uma correta ordenação dos tipos de memória, partindo do nível mais alto para o mais baixo da hierarquia é
Ano: 2012
Banca:
CESGRANRIO
Órgão:
LIQUIGÁS
Prova:
CESGRANRIO - 2012 - LIQUIGAS - Profissional Júnior - Desenvolvimento de Aplicações |
Q476275
Arquitetura de Computadores
Em um microprocessador hipotético, no qual utiliza-se a representação em complemento a 2, encontra-se uma Unidade Lógica-Aritmética (ULA) capaz de somar e subtrair inteiros de 16 bits fornecendo como resultado um inteiro de 16 bits. A ULA tem dois registros internos para operandos de entrada (ALUx e ALUy) e um registro interno de saída (ALUz), todos de 16 bits. A ULA também atualiza, para cada operação realizada, um registro de 4 bits de FLAGS que inclui:
• 1 bit de overflow (V)
• 1 bit de carry (C)
• 1 bit indicativo de resultado negativo (N) (1 caso o resultado da última operação tenha sido < 0)
• 1 bit indicativo de resultado zero (Z) (1 caso o resultado da última operação tenha sido = 0)
O registro de FLAGS tem, como bit mais significativo, V, seguido pelo C, N e Z. Em um determinado instante, os valores em hexadecimal armazenados em ALUx e ALUy são, respectivamente A000 e 804A. Nesse momento, a Unidade de Controle (UC) do processador envia um sinal de controle acionando a operação de soma da ULA.
Como resultado, o registro de FLAGS conterá, em binários, o valor
• 1 bit de overflow (V)
• 1 bit de carry (C)
• 1 bit indicativo de resultado negativo (N) (1 caso o resultado da última operação tenha sido < 0)
• 1 bit indicativo de resultado zero (Z) (1 caso o resultado da última operação tenha sido = 0)
O registro de FLAGS tem, como bit mais significativo, V, seguido pelo C, N e Z. Em um determinado instante, os valores em hexadecimal armazenados em ALUx e ALUy são, respectivamente A000 e 804A. Nesse momento, a Unidade de Controle (UC) do processador envia um sinal de controle acionando a operação de soma da ULA.
Como resultado, o registro de FLAGS conterá, em binários, o valor
Ano: 2012
Banca:
CESGRANRIO
Órgão:
LIQUIGÁS
Prova:
CESGRANRIO - 2012 - LIQUIGAS - Profissional Júnior - Desenvolvimento de Aplicações |
Q476274
Arquitetura de Computadores
Em um determinado sistema computacional, números inteiros são representados com 16 bits e complemento a 2. A operação de subtração representada por 40B1 – 40EA, na qual os números estão representados em hexadecimal, tem como resultado, em base decimal, o número
Ano: 2012
Banca:
CESGRANRIO
Órgão:
LIQUIGÁS
Prova:
CESGRANRIO - 2012 - LIQUIGAS - Profissional Júnior - Desenvolvimento de Aplicações |
Q476273
Arquitetura de Computadores
Em um determinado sistema que utiliza paginação de memória, endereços lógicos foram projetados com 16 bits, dos quais os 4 mais significativos indicam uma entrada na tabela de páginas. Nesse sistema existe um registrador especial que contém o endereço do início da tabela de páginas, que está armazenada na memória e contém 16 entradas, cada uma com 8 bits. Em cada entrada dessa tabela de páginas, os quatro bits mais significativos (os da esquerda) são bits de controle e os quatro restantes correspondem aos 4 bits mais significativos do endereço da página física de memória. Considere que o conteúdo da memória e do registrador do início (base) da tabela de páginas é o da figura, na qual todos os valores encontram-se representados em hexadecimal.
Um acesso de leitura ao endereço lógico B80A retornará, em hexadecimal, o valor
Ano: 2012
Banca:
CESGRANRIO
Órgão:
Chesf
Prova:
CESGRANRIO - 2012 - Chesf - Profissional de Nível Superior - Eletrônica ou Telecomunicações |
Q457406
Arquitetura de Computadores
Texto associado
O programa descrito a seguir foi executado em um microprocessador com arquitetura x86 de 32 bits:
Dessa forma, ao final da execução do programa acima, o conteúdo do registrador AX, em formato hexadecimal, é dado por
Ano: 2012
Banca:
CESGRANRIO
Órgão:
Chesf
Prova:
CESGRANRIO - 2012 - Chesf - Profissional de Nível Superior - Eletrônica ou Telecomunicações |
Q457405
Arquitetura de Computadores
Texto associado
A memória cache de um microprocessador possui capacidade de 512 Kbytes e está organizada em 8.192 linhas de 64 bytes cada uma, conforme mostrado na figura.
Quando o processador precisa acessar um byte na memória RAM, armazenado na faixa de endereços que vai de 000000h até 07FFFFh, o controlador do cache verifica se o dado do endereço desejado está copiado em alguma das linhas da memória cache na faixa de 0000h até 0003h. Caso o dado desejado esteja copiado em alguma linha dessa faixa, o dado é lido diretamente da memória cache, evitando o acesso à memória RAM dinâmica. Caso o dado desejado não esteja copiado em alguma das linhas da memória cache na faixa de 0000h até 0003h, então o controlador de cache deve copiar a linha inteira de 64 bytes da memória RAM, que contém o byte desejado para uma das linhas de memória cache na faixa de 0000h até 0003h, pois é grande a probabilidade de o microprocessador futuramente necessitar acessar outro dado armazenado nessa mesma linha.
Com base na descrição acima, conclui-se que o microprocessador em questão emprega um mapeamento de cache denominado
Com base na descrição acima, conclui-se que o microprocessador em questão emprega um mapeamento de cache denominado
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