Questões de Arquitetura de Computadores para Concurso - Página 6

Q4094177

Ano: 2026 Banca: CPCON Órgão: Prefeitura de Itabaiana - PB Prova: CPCON - 2026 - Prefeitura de Itabaiana - PB - Técnico em Suporte de TI |

Q4094177 Arquitetura de Computadores

O conector de energia obrigatório e principal de uma fonte de alimentação para a placa-mãe de um computador, fornecendo as tensões necessárias para seu funcionamento, é denominado:

A

conector 24 pinos (ou 20 + 4 pinos).

B

conector 8 pinos (ou 4 + 4).

C

conector 30 pinos (ou 15 + 15).

D

conector SATA de 15 pinos.

E

conector molex.

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Q4093069

Ano: 2026 Banca: CPCON Órgão: Prefeitura de Itabaiana - PB Prova: CPCON - 2026 - Prefeitura de Itabaiana - PB - Analista de Redes e Comunicação de Dados |

Q4093069 Arquitetura de Computadores

Em arquiteturas de Data Centers, é CORRETO afirmar que a redundância de hardware e de caminhos de rede é implementada com o Data Centers hardware intuito de:

A

neutralizar o impacto operacional decorrente de falhas em componentes individuais.

B

garantir que a latência da rede seja reduzida a zero em qualquer condição de carga.

C

tornar obsoleta a execução de testes periódicos de failover e contingência.

D

simplificar a configuração de protocolos de roteamento dinâmico como OSPF (Open Shortest Path First) ou BGP (Border Gateway Protocol).

E

permitir a substituição definitiva de backups de dados por espelhamento de tráfego.

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Q4091014

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4091014 Arquitetura de Computadores

Qual efeito a arquitetura RISC apresenta sobre a densidade de código do programa compilado em comparação ao CISC?

A

Gera executáveis menores devido à simplicidade.

B

Mantém o tamanho idêntico devido ao compilador.

C

Reduz o código eliminando endereços de memória.

D

Otimiza o espaço removendo instruções de salto.

E

Gera executáveis maiores devido à quantidade de instruções.

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Q4091013

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4091013 Arquitetura de Computadores

Um engenheiro de hardware aumentou a frequência de operação de um novo processador fracionando o ciclo de instrução em 35 estágios de curtíssima duração. Embora o clock tenha dobrado, os testes de benchmark revelaram que o desempenho despenca em programas com muitos desvios condicionais, devido ao alto custo em ciclos para limpar e recarregar a esteira quando a predição de desvio falha. Assinale a alternativa que apresenta a classificação arquitetural correta para esse processador.

A

Processador Superescalar.

B

Processador Superpipeline.

C

Arquitetura VLIW.

D

Multithreading Simultâneo.

E

Processador Vetorial.

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Q4091012

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4091012 Arquitetura de Computadores

Durante a otimização de um algoritmo de criptografia em um processador superescalar capaz de despachar quatro instruções por ciclo de clock, identifica-se que um bloco específico de código atinge apenas 1,0 instrução por ciclo (IPC). A análise do assembly revela uma cadeia em que o registrador de destino de uma instrução é invariavelmente usado como operando fonte da instrução imediatamente seguinte. Qual é a barreira técnica que impede o hardware de despachar múltiplas instruções simultaneamente nesse cenário?

A

Dependência Verdadeira de Dados.

B

Conflito Estrutural de Unidades.

C

Falha na Predição de Desvios.

D

Dependência de Saída ou WAW.

E

Latência de Memória Cache L1.

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Q4091011

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4091011 Arquitetura de Computadores

Considere que você está liderando o projeto de um novo microprocessador de baixo consumo energético destinado a sistemas embarcados de processamento de imagem. Para economizar área de silício e reduzir a dissipação térmica, sua equipe de arquitetura decidiu remover as unidades de hardware complexas responsáveis pela detecção dinâmica de dependências de dados e pelo reordenamento de instruções fora de ordem (out of order). Para compensar essa simplificação e manter o alto desempenho, toda a responsabilidade de identificar o paralelismo e agrupar operações independentes foi transferida para o compilador, que deve gerar uma única instrução larga contendo múltiplos campos de operação para serem executados simultaneamente pelas unidades funcionais. Qual é a classificação arquitetural correta para esse processador?

A

Processador Superescalar.

B

Very Long Instruction Word.

C

Arquitetura de Fluxo de Dados.

D

Single Instruction Multiple Data.

E

Processador Vetorial.

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Q4091010

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4091010 Arquitetura de Computadores

Diferentemente dos multiprocessadores que compartilham a memória física, os multicomputadores são sistemas compostos por nós independentes, em que cada processador possui sua própria memória local privada. Tendo isso em vista, assinale a alternativa que apresenta o método exclusivo utilizado para a comunicação e transferência de dados entre os processadores nessa arquitetura.

A

Acesso Direto à Memória (DMA).

B

Variáveis Globais.

C

Troca de Mensagens.

D

Coerência de Cache.

E

Memória Virtual Compartilhada.

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Q4091009

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4091009 Arquitetura de Computadores

Um engenheiro de desempenho em uma empresa de computação de alto rendimento está otimizando um algoritmo paralelo em um servidor com arquitetura multiprocessada SMP (Symmetric Multi Processing). Durante o perfilamento da aplicação, ele nota que, embora duas threads estejam escrevendo em variáveis globais completamente distintas e independentes (sem dependência de dados), o desempenho do sistema está degradado devido a um excessivo tráfego de invalidação no barramento de coerência de cache. A análise de memória mostra que essas variáveis independentes foram alocadas em endereços contíguos que cabem dentro do mesmo bloco de 64 bytes. Qual é o nome técnico do fenômeno arquitetural que está causando essa perda de desempenho por invalidação desnecessária da linha de cache inteira?

A

Compartilhamento Falso (False Sharing).

B

Condição de Corrida (Race Condition).

C

Thrashing de TLB.

D

Dependência de Leitura após Escrita (RAW).

E

Inanição de Barramento (Bus Starvation).

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Q4091005

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4091005 Arquitetura de Computadores

Em arquiteturas de processadores modernas, o mecanismo de tratamento de desvios de fluxo diferencia eventos internos síncronos de sinais externos assíncronos para definir o ponto de retomada da execução. Ao comparar o tratamento de uma exceção do tipo Falta (Fault), como uma falta de página na memória virtual, com uma Interrupção de hardware vinda de um controlador de rede, qual é a diferença técnica fundamental no valor do endereço de retorno salvo pelo processador?

A

A Falta salva o endereço da instrução seguinte à atual para evitar loops infinitos, enquanto a Interrupção salva o endereço da instrução corrente.

B

A Interrupção descarta o endereço de retorno, exigindo reinício do processo, enquanto a Falta salva o endereço da instrução que causou o erro.

C

A Falta salva o endereço da própria instrução que gerou o evento para permitir sua reexecução após a correção, enquanto a Interrupção salva o endereço da próxima instrução que seria executada.

D

Ambos os eventos salvam o endereço da próxima instrução, pois o pipeline de execução completa sempre o ciclo atual antes de desviar o fluxo para o manipulador do sistema operacional.

E

A Interrupção salva o endereço da instrução atual para repetir o acesso ao barramento, enquanto a Falta salva o endereço do vetor de exceção para consulta futura.

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Q4091004

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4091004 Arquitetura de Computadores

No projeto de arquiteturas de conjunto de instruções, a escolha entre formatos de instrução de tamanho fixo e de tamanho variável exerce influência direta sobre a complexidade da implementação do hardware. Considerando o contexto de processadores modernos com execução em pipeline e capacidades superescalares, qual é a principal vantagem arquitetural decorrente da adoção de um formato de instrução de tamanho fixo em detrimento do formato de tamanho variável?

A

Reduz o tamanho final do código binário ao permitir a compressão automática de opcodes pouco utilizados.

B

Simplifica o estágio de decodificação e permite a identificação imediata dos limites de múltiplas instruções para busca paralela.

C

Possibilita a inclusão de uma quantidade ilimitada de operandos de memória em uma única instrução de máquina.

D

Elimina a latência de acesso à memória cache de instruções por dispensar o alinhamento de endereços de memória.

E

Aumenta a densidade do código, permitindo que instruções complexas sejam codificadas em menos bits do que instruções simples.

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Q4091003

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4091003 Arquitetura de Computadores

Você atua como engenheiro de sistemas em um projeto de compiladores para uma nova arquitetura de processadores CISC. Durante a fase de otimização da geração de código para estruturas de dados compostas (structs) da linguagem C, você identifica um padrão ineficiente: para ler um campo específico de uma struct, o compilador está gerando duas instruções, sendo a primeira uma soma aritmética para calcular o endereço físico do campo e a segunda a instrução de carga propriamente dita. Para reduzir o tamanho do código e os ciclos de clock, você deve alterar o backend do compilador para utilizar um modo de endereçamento que permita acessar o campo diretamente, somando o endereço inicial da struct (armazenado em um registrador) com a posição fixa do campo (constante), tudo em uma única instrução de máquina. O modo de endereçamento que você deve selecionar para essa implementação é o

A

imediato.

B

indireto via registrador.

C

indexado escalonado.

D

base mais deslocamento.

E

direto absoluto.

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Q4090999

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090999 Arquitetura de Computadores

Considere que você atua como arquiteto de sistemas em um projeto de supercomputação e está projetando a rede de interconexão para um novo cluster massivamente paralelo com topologia em malha (mesh). O sistema utiliza comutação por fluxo (wormhole switching) para minimizar a latência. Durante os testes de carga, observou-se que o bloqueio de um único pacote em uma porta de entrada do roteador, devido ao congestionamento na porta de saída desejada, está impedindo o avanço de outros pacotes que estão atrás dele na mesma fila, mesmo que as portas de saída destino desses outros pacotes estejam livres. Para mitigar esse fenômeno de bloqueio de cabeça de fila (Head of Line Blocking) e melhorar a vazão da rede sem alterar a topologia física ou aumentar a largura de banda dos links, qual modificação arquitetural deve ser implementada nos roteadores?

A

Substituir a comutação Wormhole pela Store and Forward, transmitindo apenas com o buffer vizinho totalmente livre.

B

Aumentar o tamanho da memória FIFO de entrada física para acomodar maiores rajadas de tráfego de dados.

C

Alterar para um algoritmo de roteamento determinístico XY, visando eliminar os conflitos cíclicos de rota.

D

Implementar canais virtuais, dividindo o buffer físico em buffers lógicos para permitir a ultrapassagem de pacotes.

E

Adicionar um protocolo de controle de fluxo por créditos para impedir o envio a buffers de destino cheios.

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Q4090998

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090998 Arquitetura de Computadores

No desenvolvimento de algoritmos paralelos de alto desempenho em arquiteturas modernas, dois conceitos amplamente utilizados são a coerência de cache e a consistência de memória. Considere um cenário em que um programador implementa um padrão produtor consumidor simples utilizando uma flag booleana para indicar a disponibilidade de um dado recém-escrito em um buffer compartilhado. Mesmo operando sobre um hardware que garante coerência de cache estrita (como o protocolo MESI), o consumidor ocasionalmente lê dados inconsistentes ou desatualizados após verificar que a flag é verdadeira. Qual primitiva de programação paralela deve ser obrigatoriamente inserida no código para corrigir esse comportamento e qual é a justificativa técnica para sua necessidade?

A

Deve ser utilizada a primitiva Compare and Swap (CAS) na verificação da flag, pois a leitura de variáveis booleanas em arquiteturas multicore não é atômica por padrão, permitindo leituras parciais de bits (tearing).

B

É necessário inserir uma barreira de memória (memory fence) de escrita antes de setar a flag no produtor e uma de leitura após verificar a flag no consumidor, pois a coerência de cache garante a propagação dos valores, mas não garante a ordem em que as operações de escrita se tornam visíveis globalmente devido a otimizações de reordenamento do processador.

C

O programador deve aplicar um Mutex (Mutual Exclusion) em torno de toda a operação de leitura e escrita, pois arquiteturas modernas desligam o protocolo de coerência de cache durante operações de escrita intensiva para economizar largura de banda do barramento.

D

Deve ser utilizada a primitiva de Transactional Memory (TM) para encapsular o acesso ao buffer, pois o problema descrito é causado pela falsa concorrência (false sharing) entre a linha de cache da flag e a linha de cache dos dados.

E

É necessário utilizar a diretiva volatile nas variáveis compartilhadas, pois isso instrui o controlador de cache a realizar um write through imediato para a memória principal, contornando a latência imposta pelos buffers de escrita (store buffers) da CPU.

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Q4090997

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090997 Arquitetura de Computadores

Assinale a alternativa que apresenta a principal limitação arquitetural que impede o uso de protocolos de coerência de cache baseados em espionagem (snooping) em sistemas massivamente paralelos com centenas de processadores.

A

A dependência de um meio de comunicação com suporte a broadcast, o que causa saturação da largura de banda com o aumento do número de processadores.

B

A incapacidade técnica dos controladores de cache de monitorar endereços de memória virtual em vez de endereços físicos.

C

A obrigatoriedade do uso de caches do tipo write through, que aumentam excessivamente o tráfego de escrita na memória principal.

D

A incompatibilidade com modelos de consistência de memória relaxada, exigindo sincronização global a cada instrução.

E

O custo proibitivo de implementar tags de cache duplas para permitir o acesso simultâneo do processador e do monitor de barramento.

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Q4090994

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090994 Arquitetura de Computadores

Um professor orienta um projeto de iniciação científica que visa desenvolver um sistema de monitoramento para uma caldeira industrial de alta pressão. Devido à natureza crítica do equipamento, a segurança de funcionamento e a tolerância a falhas são requisitos obrigatórios. O aluno bolsista apresentou um diagrama esquemático em que o controlador principal recebe dados de dois sensores de pressão idênticos e argumentou que essa redundância dupla é suficiente para garantir que o sistema continue operando corretamente caso um dos sensores falhe, pois o software poderia identificar a divergência. Como especialista na área, o professor deve corrigir a concepção do aluno, explicando que a redundância dupla serve apenas para detecção de erro, mas não para o mascaramento de falhas, pois o controlador não saberia qual dos dois sensores está correto em caso de discordância. Qual técnica de projeto baseada em redundância de hardware o docente deve recomendar para permitir que o sistema identifique o sensor defeituoso e continue operando automaticamente com os dados corretos?

A

Implementação de um Watchdog Timer externo, que reinicia o sistema operacional da caldeira sempre que detecta uma leitura de pressão acima do limite de segurança estabelecido.

B

Utilização de Redundância Modular Tripla (TMR), que consiste em adicionar um terceiro sensor e um circuito votador para que a decisão de controle seja baseada na maioria dos votos, isolando a leitura divergente.

C

Adoção da técnica de checkpointing com rollback, gravando o estado do sistema a cada segundo para permitir que o controlador restaure a última configuração de pressão válida conhecida antes da falha.

D

Aplicação de Programação em N Versões, solicitando que três alunos diferentes escrevam o código do driver do sensor em linguagens distintas para evitar erros de lógica de software.

E

Configuração dos dois sensores em modo Standby Frio, em que o segundo sensor permanece desligado e só é ativado manualmente pelo operador humano após a confirmação visual de falha no primeiro.

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Q4090990

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090990 Arquitetura de Computadores

A hierarquia de memória é fundamental para o desempenho dos sistemas computacionais, baseando-se nos princípios de localidade temporal e espacial. Acerca de Registradores, Memória RAM (DRAM), HD (Hard Disk Drive) e SSD (Solid State Drive), assinale a alternativa que apresenta corretamente a correlação entre tecnologia, volatilidade e desempenho.

A

Os registradores são memórias não voláteis e a RAM atua como o armazenamento secundário principal do sistema.

B

O SSD é uma memória flash não volátil mais rápida que o HD mecânico, porém mais lenta que a memória RAM volátil.

C

A memória RAM principal utiliza tecnologia SRAM, sendo mais rápida e barata que a DRAM usada na memória cache.

D

O disco rígido possui a maior velocidade de transferência da hierarquia e supera o SSD em leituras aleatórias.

E

A memória RAM e o armazenamento SSD são classificados como memórias voláteis por perderem os dados sem energia elétrica.

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Q4090989

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090989 Arquitetura de Computadores

Considere que você é o professor orientador de um projeto de iniciação científica que visa desenvolver um sistema de processamento de imagens em tempo real para drones agrícolas. Durante a fase de especificação do hardware, o aluno bolsista apresenta uma dúvida crítica: ele sugere economizar no projeto utilizando um microcontrolador que conecta a memória RAM principal através de um barramento de expansão genérico (I/O), argumentando que “barramentos são apenas fios e a velocidade será a mesma”.
Como orientador, você deve corrigir essa concepção equivocada explicando a hierarquia de barramentos e a importância da velocidade de comunicação entre a UCP e a memória. Qual das seguintes explicações técnicas você deve fornecer ao aluno para justificar a inviabilidade da proposta dele?

A

A proposta é inviável porque o Barramento Local (ou de sistema) é projetado para conectar a UCP diretamente a componentes críticos como a memória cache e a memória RAM, operando em frequências síncronas muito próximas ou iguais ao clock do processador, garantindo a baixa latência necessária. Já o barramento de expansão é mais lento e não suportaria o fluxo de dados do processamento de imagens.

B

A ideia funcionaria se o sistema fosse de 64 bits. Em arquiteturas modernas de 64 bits, a distinção física entre Barramento Local e Barramento de Expansão deixa de existir, pois o sistema operacional mapeia todos os dispositivos, incluindo a RAM e os periféricos, no mesmo espaço de endereçamento virtual plano.

C

O problema não é a velocidade, mas o protocolo. Dispositivos no Barramento Local utilizam protocolos assíncronos universais (como o USB), enquanto a memória RAM exige um barramento de expansão com sincronização rígida para não perder os dados durante o voo do drone.

D

Para processamento de imagens, o ideal é usar exclusivamente o Barramento de Expansão, pois ele possui uma largura de banda superior ao Barramento Local. O Barramento Local é reservado apenas para tarefas de manutenção do sistema operacional e não deve ser usado para tráfego intenso de dados de vídeo.

E

A conexão via barramento de expansão é possível, desde que utilizemos o padrão PCI Express (PCIe). O PCIe é, por definição, um Barramento Local, pois seus slots são soldados fisicamente ao lado do processador, garantindo que a RAM externa tenha o mesmo desempenho da RAM soldada na placa.

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Q4090988

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090988 Arquitetura de Computadores

Em um projeto de sistemas operacionais e arquitetura de computadores, a eficiência da transferência de dados entre dispositivos periféricos e a memória principal é crítica. Com base em um cenário em que um disco rígido precisa transferir um grande bloco de dados para a memória, considerando as técnicas de Entrada e Saída (E/S) aplicáveis a este cenário, E/S Programada, E/S Controlada por Interrupção e Acesso Direto à Memória (DMA), assinale a alternativa que descreve o comportamento e o impacto no processador (UCP).

A

Na E/S Programada, a UCP é interrompida apenas quando o dispositivo está pronto.

B

A E/S Controlada por Interrupção elimina completamente o envolvimento da UCP na transferência de dados, pois o periférico escreve diretamente na memória RAM sem passar pelos registradores da UCP.

C

O controlador de DMA assume o controle do barramento do sistema para transferir o bloco de dados diretamente para a memória, solicitando a intervenção da UCP apenas no início e no final da transação, liberando-a para outras tarefas.

D

O mecanismo de DMA opera exclusivamente através do barramento de expansão e não pode acessar o barramento de memória.

E

Na E/S Programada, a UCP utiliza o mecanismo de Cycle Stealing (roubo de ciclo) para intercalar a execução de instruções com a transferência de dados.

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Q4090987

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090987 Arquitetura de Computadores

Na avaliação de desempenho de computadores, as métricas MIPS (Milhões de Instruções Por Segundo) e FLOPS (Operações de Ponto Flutuante Por Segundo) são frequentemente utilizadas para quantificar a velocidade de processamento. No entanto, ao comparar arquiteturas com conjuntos de instruções diferentes (como RISC versus CISC), o uso isolado do MIPS pode levar a conclusões errôneas sobre a eficiência real da máquina. Assinale a alternativa que explica corretamente a razão técnica para essa limitação do MIPS em contraste com a aplicação do FLOPS.

A

A métrica MIPS contabiliza apenas as instruções que acessam a memória RAM, ignorando as operações lógicas realizadas nos registradores internos, enquanto o FLOPS mede todo o tráfego do barramento do sistema.

B

O MIPS é uma medida dependente da taxa de clock, o que impede sua utilização em processadores modernos com frequência dinâmica, ao passo que o FLOPS é uma medida estática definida pelo fabricante na fase de projeto dos microcircuitos.

C

Uma arquitetura que exige mais instruções simples para realizar uma tarefa pode apresentar uma taxa MIPS maior do que uma arquitetura que realiza a mesma tarefa com menos instruções complexas, mesmo que a primeira leve mais tempo para concluir o programa, enquanto o FLOPS mede a quantidade de operações aritméticas úteis realizadas.

D

O FLOPS é aplicável apenas a processadores de bloco único que não possuem unidades de ponto flutuante dedicadas, enquanto o MIPS é a métrica padrão para supercomputadores que utilizam múltiplos blocos operacionais em paralelo.

E

A métrica MIPS é inversamente proporcional ao tempo de execução do programa, garantindo que um valor MIPS mais alto sempre corresponda a um computador mais rápido, independentemente da linguagem de máquina utilizada, o que não ocorre com o FLOPS.

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Q4090986

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090986 Arquitetura de Computadores

Em processadores, a Unidade Lógica e Aritmética é construída com circuitos de lógica combinacional. Qual fator físico limita diretamente a velocidade máxima (frequência de clock) desse bloco operacional?

A

A quantidade de memória cache L1 disponível para armazenar os operandos da operação.

B

O tempo total de propagação do sinal através do caminho mais longo de portas lógicas entre a entrada e a saída do circuito.

C

O número de instruções que o sistema operacional consegue agendar por segundo para execução.

D

A dependência de estados passados armazenados em flip-flops internos à própria arquitetura do circuito combinacional.

E

A largura do barramento de endereços que conecta a CPU ao disco rígido.

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Questões de Concurso Comentadas sobre arquitetura de computadores

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