Questões de Arquitetura de Computadores - Pipeline para Concurso - Página 3

Q874648

Ano: 2018 Banca: CONSULPLAN Órgão: Câmara de Belo Horizonte - MG Prova: CONSULPLAN - 2018 - Câmara de Belo Horizonte - MG - Analista de Tecnologia da Informação - Infraestrutura de Sistema |

Q874648 Arquitetura de Computadores

“Um hazard de pipeline ocorre quando o pipeline, ou alguma parte dele, precisa parar porque as condições não permitem a execução contínua. A parada do pipeline é conhecida como bolha de pipeline.” Existem três tipos de hazards; assinale-os.

A

Recurso; dados; controle.

B

Controle; endereço; dados.

C

Desvio; repetição; endereço.

D

Endereço; instrução; recurso.

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Q1633118

Ano: 2017 Banca: CCV-UFC Órgão: UFC Prova: CCV-UFC - 2017 - UFC - Engenheiro - Teleinformática |

Q1633118 Arquitetura de Computadores

Um dado programa possui 1000 instruções. Supondo que o tempo médio de execução de cada instrução seja de 5ns (sem pipeline). Qual o ganho de desempenho aproximado na execução desse mesmo programa usando um processador com pipeline de 5 estágios com ciclo de 2ns?

A

2,5

B

5,0

C

10,5

D

20,0

E

40,0

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Q855262

Ano: 2017 Banca: CESPE / CEBRASPE Órgão: TRE-TO Prova: CESPE - 2017 - TRE-TO - Técnico Judiciário - Programação de Sistemas |

Q855262 Arquitetura de Computadores

Na organização de uma unidade central de processamento, a divisão da execução das instruções em vários estágios, a fim de que novas entradas de instruções ocorram sem que instruções anteriores tenham sido finalizadas, é denominada

A

processamento vetorial.

B

ciclo do caminho de dados.

C

operação superescalar.

D

pipeline de instruções.

E

multiprocessamento.

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Q846303

Ano: 2017 Banca: IBFC Órgão: TJ-PE Prova: IBFC - 2017 - TJ-PE - Analista Judiciário - Analista de Suporte |

Q846303 Arquitetura de Computadores

Numa discussão técnica sobre a utilidade e funcionalidade do pipeline foram citadas as seguintes afirmativas:

( ) o número de estágios do pipeline é determinado pelo clock do processador.

( ) o pipeline reduz para um único ciclo, a execução das instruções de três ciclos.

( ) embora o pipeline melhore o tempo de latência ele diminui o throughput global.

Considerando as afirmações acima, dê valores de Verdadeiro (V) ou falso (F) e assinale a alternativa que apresenta a sequência correta de cima para baixo.

A

V - V - V

B

V - V - F

C

V - F - V

D

F - F - V

E

F - F - F

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Q841677

Ano: 2017 Banca: FCC Órgão: DPE-RS Prova: FCC - 2017 - DPE-RS - Analista - Infraestrutura e Redes |

Q841677 Arquitetura de Computadores

Em arquitetura de processadores, o Pipeline possibilita que a execução das instruções possa ser realizada mais rapidamente. Entretanto, esse aumento da velocidade de execução pode ocasionar o problema de conflito de acesso simultâneo à memória para buscar as instruções e realizar a escrita/leitura de operandos (dados). Uma das formas de solucionar esse problema é utilizar a

A

arquitetura Harward.

B

Redundância do estágio de execução do Pipeline.

C

Memória Cache L2.

D

Duplicação do estágio de decodificação do Pipeline.

E

Memória Cache L3.

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Q840946

Ano: 2017 Banca: FCC Órgão: DPE-RS Prova: FCC - 2017 - DPE-RS - Analista - Segurança da Informação |

Q840946 Arquitetura de Computadores

Há índices que indicam o desempenho de diferentes aspectos de um programa paralelo como: 1. desempenho da aplicação, que envolve os índices Speed Up − SU (fator de aceleração) e eficiência; e 2. desempenho da rede de interconexão, que envolve os índices latência e vazão. O índice

A

Speed-Up indica quantas vezes o programa paralelo ficou mais rápido que a versão sequencial. É calculado pela razão entre o melhor tempo sequencial e o tempo da versão paralela. Se SU > 0 a versão paralela reduziu o tempo de execução (ficou mais lenta que a sequencial) e se SU < 0 a versão paralela aumentou o tempo de execução (ficou mais rápida que a sequencial).

B

Speed-Up indica em quantas subtarefas uma tarefa é dividida para, cada uma, ser executada por um dos estágios, de forma a ter na saída do pipeline a tarefa completa executada. Os estágios são separados por registradores cuja função é armazenar o resultado do estágio anterior para execução no próximo estágio. Dessa forma, é criado um delimitador temporal que será empregado para sincronizar os estágios.

C

Eficiência indica como foi a taxa de utilização média das unidades ativas usadas, já que toda aplicação tem um número de unidades ativas ideal para a obtenção do melhor desempenho (sweetspot). O ideal seria que cada unidade tivesse ficado 100% do tempo ativa, mas normalmente ficam parte de seu tempo esperando por resultados de vizinhos, o que reduz sua taxa de utilização.

D

Vazão indica o tempo necessário para enviar uma mensagem através da rede de interconexão, por exemplo, 4 microssegundos (4 μs). Inclui o tempo de empacotamento e desempacotamento dos dados além do tempo de envio propriamente dito.

E

Latência indica a capacidade da rede de transferir dados entre dois pontos, como 10 MBytes/segundo (10 MB/s). É afetada pela largura do canal de comunicação (expressa normalmente em bits) e pela frequência da transmissão dos dados (expressa em MHz).

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Q718378

Ano: 2016 Banca: INTEGRI Órgão: Prefeitura de Mogi Mirim - SP Prova: INTEGRI - 2016 - Prefeitura de Mogi Mirim - SP - Técnico em Informática |

Q718378 Arquitetura de Computadores

Técnica de hardware capaz de permitir que o processador faça a busca de uma ou mais instruções a serem executadas, além da próxima a ser executada, colocando essas instruções em uma fila de memória no processador, onde esperam o momento para serem executadas, quando uma instrução termina o primeiro estágio e vai para o segundo estágio, a próxima instrução vai para o primeiro estágio. Qual é essa técnica?

A

Overclocking

B

Endereçamento de memória

C

Cloud computing

D

Pipeline

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Q631792

Ano: 2016 Banca: IESES Órgão: BAHIAGÁS Prova: IESES - 2016 - BAHIAGÁS - Analista de Processos Organizacionais - Tecnologia da Informação - Infraestrutura |

Q631792 Arquitetura de Computadores

As arquiteturas modernas de computadores costumam tirar proveito de uma técnica chamada de “pipelining”. Com esta técnica, o projetista de um processador procura:

A

Realizar pequenas atividades em paralelo usando, ao mesmo tempo, as várias fases de execução de instruções do processador.

B

Realizar pequenas atividades em paralelo usando, ao mesmo tempo, as várias fases da unidade de gerenciamento de memória do processador.

C

Realizar pequenas atividades em série, iniciando cada uma somente quando a atividade anterior for terminada.

D

Realizar pequenas atividades em paralelo usando, ao mesmo tempo, as várias cores disponíveis dentro do processador.

E

Realizar pequenas atividades em paralelo usando, ao mesmo tempo, as várias fases da máquina de estados do processador.

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Q630804

Ano: 2016 Banca: IF-SE Órgão: IF-SE Prova: IF-SE - 2016 - IF-SE - Analista de Tecnologia da Informação - Suporte em Infraestrutura e Redes |

Q630804 Arquitetura de Computadores

Com base na organização e arquitetura de computadores, analise as afirmativas abaixo e assinale a alternativa CORRETA.

I. O conceito de pipeline consiste em dividir a execução da instrução em várias partes, sendo cada uma delas manipulada por unidades dedicadas do hardware que trabalham em paralelo.

II. Os compiladores são programas que recebem como entrada arquivos-texto contendo módulos escritos em linguagem de alto nível e geram como saída arquivos-objeto correspondentes a cada módulo.

III. O clock é um circuito oscilador que tem a função de sincronizar e determinar a medida de velocidade de transferência de dados no computador.

A

Apenas a afirmativa I está correta.

B

Apenas as afirmativas I e II estão corretas.

C

Apenas as afirmativas II e III estão corretas.

D

Todas as afirmativas estão corretas.

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Q695752

Ano: 2015 Banca: IESES Órgão: TRE-MA Prova: IESES - 2015 - TRE-MA - Analista Judiciário - Análise de Sistemas |

Q695752 Arquitetura de Computadores

O ganho de desempenho teórico decorrente da técnica de pipeline não é alcançado por uma série de motivos, entre eles: I. Eventuais disputas no acesso à memória por diferentes estágios do pipeline. II. O overhead para que a informação passe de um estágio para outro. III. As penalidades que o pipeline pode sofrer em decorrência das instruções de desvios. Estão corretas as afirmativas:

A

Somente II e III.

B

Somente I e II.

C

I, II e III.

D

Somente I e III.

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Q596467

Ano: 2015 Banca: CESPE / CEBRASPE Órgão: FUB Prova: CESPE - 2015 - FUB - Engenheiro elétrico |

Q596467 Arquitetura de Computadores

No que se refere às tecnologias e aos processos envolvidos na construção de computadores, julgue o próximo item.

O conflito estrutural ocorre quando o hardware não suporta a combinação de instruções que o pipeline tenta executar no mesmo ciclo de clock.

Certo

Errado

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Q566710

Ano: 2015 Banca: FCC Órgão: TRT - 4ª REGIÃO (RS) Prova: FCC - 2015 - TRT - 4ª REGIÃO (RS) - Analista Judiciário - Tecnologia da Informação |

Q566710 Arquitetura de Computadores

Os processadores atualmente utilizados em Computadores Pessoais (PCs) realizam a execução das instruções em um ciclo de máquina. O recurso tecnológico embutido nesses processadores, para possibilitar isso, é denominado

A

Hypertrade.

B

RISC.

C

Swapping.

D

CISC.

E

Pipeline.

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Q529541

Ano: 2015 Banca: COSEAC Órgão: UFF Prova: COSEAC - 2015 - UFF - Analista de Tecnologia da Informação |

Q529541 Arquitetura de Computadores

A técnica que consiste em acelerar o desempenho dos processadores, reduzindo o tempo de execução das instruções para poucos ciclos e executando várias instruções quase que totalmente em paralelo, é:

A

memória virtual.

B

DMA.

C

pipelining.

D

multiprogramação.

E

hot swap.

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Q496540

Ano: 2015 Banca: VUNESP Órgão: TCE-SP Prova: VUNESP - 2015 - TCE-SP - Auxiliar da Fiscalização Financeira II - Informática |

Q496540 Arquitetura de Computadores

Diversas arquiteturas modernas de computadores, como as do tipo IBM-PC, apresentam processadores que implementam o conceito de pipeline. Esse conceito está relacionado com

A

a apresentação de informações visuais com maior realismo.

B

a percepção, por parte do usuário, de memória da máquina acima da memória realmente existente.

C

a segurança no acesso a informações em disco

D

o número de portas de Entrada e Saída destinadas à comunicação com equipamentos periféricos.

E

o paralelismo na execução de instruções de máquina

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Q1371685

Ano: 2014 Banca: IDECAN Órgão: DETRAN-RO Prova: IDECAN - 2014 - DETRAN-RO - Analista em Trânsito - Suporte em Informática |

Q1371685 Arquitetura de Computadores

“Um meio para introduzir paralelismo na natureza essencialmente sequencial de um programa de instruções de máquina. Exemplos são os de instruções e processamento vetorial.” Segundo os processadores RISC, a afirmativa anterior refere-se a

A

pipeline.

B

operandos.

C

compiladores.

D

memória cache.

E

unidade de controle microprogramada.

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Q428134

Ano: 2014 Banca: FCC Órgão: TRT - 1ª REGIÃO (RJ) Prova: FCC - 2014 - TRT - 1ª REGIÃO (RJ) - Analista Judiciário - Tecnologia da Informação |

Q428134 Arquitetura de Computadores

Na Arquitetura de Harvard a leitura de instruções e de alguns tipos de operandos pode ser realizada simultaneamente à execução das instruções. Assim, enquanto uma instrução é executada, a instrução seguinte é lida. Esse processo é conhecido como

A

processamento distribuído.

B

processamento vetorial.

C

bufering.

D

dataflow.

E

pipelining.

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Q369963

Ano: 2014 Banca: VUNESP Órgão: EMPLASA Prova: VUNESP - 2014 - EMPLASA - Analista de Geomática - Engenharia da Computação |

Q369963 Arquitetura de Computadores

Existem diversas etapas que podem ser consideradas durante a execução de uma instrução de máquina em um processador: busca do código de operação, decodificação da instrução, busca de operando, execução da instrução e armazenamento do resultado. Em uma arquitetura que implementa o conceito de pipeline, essas etapas, na execução das instruções de um programa.

A

podem ser executadas em paralelo pelo processador.

B

podem implicar um maior espaço para o armazenamento dos programas na memória primária

C

são executadas de forma virtual, em memória primária.

D

são executadas exclusivamente pelo processador numérico.

E

são executadas somente pelo processador gráfico

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Q794244

Ano: 2013 Banca: VUNESP Órgão: MPE-ES Prova: VUNESP - 2013 - MPE-ES - Agente Especializado - Analista de Sistemas |

Q794244 Arquitetura de Computadores

Na implementação das arquiteturas de computadores, existe um conceito que divide a execução de cada instrução de máquina em partes, sendo que cada uma dessas partes é tratada por uma unidade específica do hardware. A esse conceito dá-se o nome de

A

cache.

B

pipeline.

C

striping.

D

big endian.

E

hiperthreading.

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Q697182

Ano: 2013 Banca: FGV Órgão: CONDER Prova: FGV - 2013 - CONDER - Tecnologia da Informação |

Q697182 Arquitetura de Computadores

Pipelines em um processador referem‐se

A

à quantidade de núcleos (cores) de um processador.

B

às conexões de acesso direto à memória de dispositivos periféricos de alto desempenho.

C

ao sistema em que a saída de um programa é direcionado para a entrada de outro programa do mesmo usuário.

D

às unidades funcionais que processam dados dentro de um núcleo ou processador.

E

às unidades lógicas e aritméticas para cálculos utilizando números inteiros e/ou fracionários.

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Q586070

Ano: 2013 Banca: CESPE / CEBRASPE Órgão: TRT - 8ª Região (PA e AP) Prova: CESPE - 2013 - TRT - 8ª Região (PA e AP) - Analista Judiciário - Engenharia Elétrica |

Q586070 Arquitetura de Computadores

Uma técnica de hardware permite que a CPU execute partes diferentes de diferentes instruções de forma paralela. Nessa técnica, as instruções são divididas em etapas e as instruções entram uma por vez no sistema de processamento, que processa simultaneamente as diferentes partes das instruções. Essa técnica é denominada

A

multithreading.

B

modulação.

C

microprogramação.

D

hardwiring.

E

pipeline.

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Questões de Concurso Sobre pipeline em arquitetura de computadores

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