Questões de Concurso
Comentadas sobre pipeline em arquitetura de computadores
Foram encontradas 109 questões
Q4186029
Arquitetura de Computadores
Nos processadores modernos, o pipeline de instrução é uma técnica utilizada para sobrepor a execução de múltiplas
instruções, dividindo o processamento em estágios sequenciais. Com base na indicação dos estágios a seguir,
preencha os parênteses, representando a sequência típica de um pipeline de seis estágios.
( ) FI — Buscar instrução (Fetch Instruction).
( ) WO — Escrever operandos (Write Operands).
( ) FO — Buscar operandos (Fetch Operands).
( ) DI — Decodificar instrução (Decode Instruction).
( ) CO — Calcular operandos / endereço efetivo (Compute Operands).
( ) EI — Executar instrução (Execute Instruction).
A sequência correta em que ocorre o pipeline é:
( ) FI — Buscar instrução (Fetch Instruction).
( ) WO — Escrever operandos (Write Operands).
( ) FO — Buscar operandos (Fetch Operands).
( ) DI — Decodificar instrução (Decode Instruction).
( ) CO — Calcular operandos / endereço efetivo (Compute Operands).
( ) EI — Executar instrução (Execute Instruction).
A sequência correta em que ocorre o pipeline é:
Q4163921
Arquitetura de Computadores
Durante a análise de desempenho de um processador, uma
técnica de otimização baseada em pipeline foi avaliada pela
equipe de arquitetura computacional. Antes da
implementação, uma instrução era executada integralmente
em 20 nanossegundos. Após a divisão do processamento em
5 estágios de pipeline, cada estágio passou a consumir
4 nanossegundos por ciclo. Considerando o funcionamento
ideal do pipeline, sem atrasos, bolhas ou conflitos de
execução, o tempo necessário para concluir 8 instruções
consecutivas passou a ser de:
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
IF-CE
Prova:
INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |
Q4091013
Arquitetura de Computadores
Um engenheiro de hardware aumentou a
frequência de operação de um novo processador
fracionando o ciclo de instrução em 35 estágios de
curtíssima duração. Embora o clock tenha
dobrado, os testes de benchmark revelaram que o
desempenho despenca em programas com muitos
desvios condicionais, devido ao alto custo em
ciclos para limpar e recarregar a esteira quando a
predição de desvio falha. Assinale a alternativa que
apresenta a classificação arquitetural correta para
esse processador.
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
IF-CE
Prova:
INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |
Q4091012
Arquitetura de Computadores
Durante a otimização de um algoritmo de
criptografia em um processador superescalar
capaz de despachar quatro instruções por ciclo de
clock, identifica-se que um bloco específico de
código atinge apenas 1,0 instrução por ciclo (IPC).
A análise do assembly revela uma cadeia em que o
registrador de destino de uma instrução é
invariavelmente usado como operando fonte da
instrução imediatamente seguinte. Qual é a
barreira técnica que impede o hardware de
despachar múltiplas instruções simultaneamente
nesse cenário?
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
IF-CE
Prova:
INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |
Q4091004
Arquitetura de Computadores
No projeto de arquiteturas de conjunto de
instruções, a escolha entre formatos de instrução
de tamanho fixo e de tamanho variável exerce
influência direta sobre a complexidade da
implementação do hardware. Considerando o
contexto de processadores modernos com
execução em pipeline e capacidades
superescalares, qual é a principal vantagem
arquitetural decorrente da adoção de um formato
de instrução de tamanho fixo em detrimento do
formato de tamanho variável?
Q4090475
Arquitetura de Computadores
Em arquitetura de computadores, a técnica de pipeline
busca melhorar o desempenho do processador por
meio da sobreposição de etapas de execução das
instruções. Sobre essa técnica, assinale a alternativa
correta.
Ano: 2026
Banca:
FUNDATEC
Órgão:
IFC-SC
Prova:
FUNDATEC - 2026 - IFC-SC - Professor EBTT - Informática: Hardware e Redes |
Q4029651
Arquitetura de Computadores
Sobre o pipeline de instrução e seus hazards, assinale a alternativa correta.
Ano: 2026
Banca:
FEPESE
Órgão:
Polícia Científica - SC
Prova:
FEPESE - 2026 - Polícia Científica - SC - Perito Oficial Criminal - Informática |
Q3896491
Arquitetura de Computadores
Analise as afirmativas abaixo com relação à arquitetura de computadores.
1. Southbridge, um componente do chipset, desempenha um papel crucial na comunicação rápida entre a CPU, a RAM e a placa de vídeo. Northbridge, outro componente do chipset, lida com conexões mais lentas com periféricos, como portas USB, discos rígidos e slots de expansão.
2. O Southbridge normalmente tem um link direto com o processador, facilitando a troca rápida de dados. O Southbridge geralmente se conecta ao Northbridge e, portanto, indiretamente à CPU, lidando com o tráfego de dados de baixa velocidade.
3. Pipelining é um método para melhorar a velocidade de execução de instruções ao sobrepor a execução de múltiplas instruções. Imagine uma linha de montagem: diferentes etapas trabalham em diferentes partes de um produto simultaneamente. Da mesma forma, um processador com pipeline divide a execução de instruções em etapas, com diferentes etapas trabalhando em instruções diferentes ao mesmo tempo.
Assinale a alternativa que indica todas as afirmativas corretas.
1. Southbridge, um componente do chipset, desempenha um papel crucial na comunicação rápida entre a CPU, a RAM e a placa de vídeo. Northbridge, outro componente do chipset, lida com conexões mais lentas com periféricos, como portas USB, discos rígidos e slots de expansão.
2. O Southbridge normalmente tem um link direto com o processador, facilitando a troca rápida de dados. O Southbridge geralmente se conecta ao Northbridge e, portanto, indiretamente à CPU, lidando com o tráfego de dados de baixa velocidade.
3. Pipelining é um método para melhorar a velocidade de execução de instruções ao sobrepor a execução de múltiplas instruções. Imagine uma linha de montagem: diferentes etapas trabalham em diferentes partes de um produto simultaneamente. Da mesma forma, um processador com pipeline divide a execução de instruções em etapas, com diferentes etapas trabalhando em instruções diferentes ao mesmo tempo.
Assinale a alternativa que indica todas as afirmativas corretas.
Ano: 2026
Banca:
AMAUC
Órgão:
Prefeitura de Itá - SC
Prova:
AMAUC - 2026 - Prefeitura de Itá - SC - Analista de Sistemas |
Q3835622
Arquitetura de Computadores
No contexto da arquitetura interna de
microprocessadores e da execução de instruções, o
pipeline é uma técnica que permite a sobreposição de
estágios. Acerca do funcionamento técnico e das falhas
de fluxo (hazards) associadas, registre V, para as
afirmativas verdadeiras, e F, para as falsas:
(__)O hazard de dados ocorre quando uma instrução depende do resultado de uma instrução anterior que ainda não completou sua execução através de todos os estágios do pipeline, podendo ser mitigado por técnicas de adiantamento (forwarding).
(__)O hazard de controle é provocado por instruções de desvio condicional, em que o endereço da próxima instrução a ser buscada é desconhecido até que a condição seja avaliada, resultando frequentemente em bolhas (stalls) ou uso de previsão de desvio.
(__)A execução fora de ordem (Out-of-Order Execution) é uma técnica de hardware que visa aumentar a profundidade do pipeline para reduzir o consumo de energia, independentemente do ganho de ciclos por instrução (Cycles Per Instruction − CPI).
(__)O hazard estrutural surge quando o hardware disponível não é suficiente para suportar todas as combinações possíveis de instruções em execução simultânea, como o acesso simultâneo à memória única para busca de instrução e dado.
(__)A unidade lógica e aritmética (Arithmetic Logic Unit − ALU) é o componente responsável exclusivo pela decodificação de instruções complexas em arquiteturas de conjunto de instruções reduzido (Reduced Instruction Set Computer − RISC).
Após análise, assinale a alternativa que apresenta a sequência correta dos itens acima, de cima para baixo:
(__)O hazard de dados ocorre quando uma instrução depende do resultado de uma instrução anterior que ainda não completou sua execução através de todos os estágios do pipeline, podendo ser mitigado por técnicas de adiantamento (forwarding).
(__)O hazard de controle é provocado por instruções de desvio condicional, em que o endereço da próxima instrução a ser buscada é desconhecido até que a condição seja avaliada, resultando frequentemente em bolhas (stalls) ou uso de previsão de desvio.
(__)A execução fora de ordem (Out-of-Order Execution) é uma técnica de hardware que visa aumentar a profundidade do pipeline para reduzir o consumo de energia, independentemente do ganho de ciclos por instrução (Cycles Per Instruction − CPI).
(__)O hazard estrutural surge quando o hardware disponível não é suficiente para suportar todas as combinações possíveis de instruções em execução simultânea, como o acesso simultâneo à memória única para busca de instrução e dado.
(__)A unidade lógica e aritmética (Arithmetic Logic Unit − ALU) é o componente responsável exclusivo pela decodificação de instruções complexas em arquiteturas de conjunto de instruções reduzido (Reduced Instruction Set Computer − RISC).
Após análise, assinale a alternativa que apresenta a sequência correta dos itens acima, de cima para baixo:
Q3723310
Arquitetura de Computadores
Durante uma disciplina sobre Arquitetura de Computadores, um professor propôs a análise do impacto de dependências de
dados em pipelines superescalares. Considerando um processador que implementa execução fora de ordem e múltiplas unidades
funcionais, os alunos deveriam identificar o mecanismo que permite executar instruções fora da ordem original do programa sem
violar sua semântica, mesmo na presença de dependências aparentes. Nessa situação, o mecanismo correto é:
Q3723305
Arquitetura de Computadores
Durante o desenvolvimento de uma aplicação científica intensiva em cálculos matriciais, um professor de Arquitetura de
Computadores analisou o impacto do uso de diferentes formas de paralelismo sobre o desempenho do processador. Ao orientar
seus alunos sobre as abordagens possíveis, destacou que instruções sucessivas de um mesmo thread, quando independentes
entre si, podem ser executadas em paralelo sem alterar o resultado do programa. Esse tipo específico de paralelismo é denominado:
Ano: 2025
Banca:
FGV
Órgão:
TRT - 24ª REGIÃO (MS)
Prova:
FGV - 2025 - TRT - 24ª REGIÃO (MS) - Área Apoio Especializado - Tecnologia da Informação (Reaplicação) |
Q3350226
Arquitetura de Computadores
Zuul é um sistema de controle de projetos que atua como um
sistema CI/CD com foco em testar o estado futuro dos repositórios
de código. Zuul foi organizado em torno do conceito de
Ano: 2025
Banca:
FCC
Órgão:
Prefeitura de São Paulo - SP
Prova:
FCC - 2025 - Prefeitura de São Paulo - SP - Analista de Planejamento e Desenvolvimento Organizacional Tecnologia da Informação e Comunicação |
Q3281648
Arquitetura de Computadores
A equipe de TI de uma prefeitura está desenvolvendo um sistema de gestão urbana utilizando microsserviços e deseja implementar pipelines CI/CD para automatizar o processo de integração e entrega contínua. Para garantir uma pipeline funcional que
minimize erros e facilite a implantação, deve-se
Ano: 2025
Banca:
Instituto Consulplan
Órgão:
Câmara de Araraquara - SP
Prova:
Instituto Consulplan - 2025 - Câmara de Araraquara - SP - Técnico em Informática |
Q3216269
Arquitetura de Computadores
Assinale a afirmativa que descreve corretamente o conceito de “pipeline” no processamento de dados.
Ano: 2025
Banca:
FCPC
Órgão:
UFC
Prova:
FCPC - 2025 - UFC - Técnico de Tecnologia da Informação / Área: Desenvolvimento de Multimídia |
Q3162851
Arquitetura de Computadores
Uma boa prática para otimizar iluminação na Unity usando o Pipeline de Renderização Integrado
(Built-In-Render Pipeline) é:
Ano: 2025
Banca:
FCPC
Órgão:
UFC
Prova:
FCPC - 2025 - UFC - Analista de Tecnologia da Informação / Área: Arquitetura e Desenvolvimento de Sistemas – Front-End |
Q3161372
Arquitetura de Computadores
Em um projeto, um analista de TI precisa garantir que uma nova feature seja integrada sem conflitos
com o código existente. Após a implementação, a feature precisa passar por testes automatizados antes
de ser incorporada ao branch principal, assegurando que não introduza erros. Assinale a alternativa que
apresenta a opção mais eficiente para alcançar essa integração de forma segura e automatizada.
Ano: 2025
Banca:
FCPC
Órgão:
UFC
Prova:
FCPC - 2025 - UFC - Técnico de Tecnologia da Informação / Área: Desenvolvimento de Software – Front-End |
Q3161298
Arquitetura de Computadores
No contexto de CI/CD, qual é a principal função de um pipeline?
Ano: 2024
Banca:
Ibest
Órgão:
CRF-RJ
Prova:
Ibest - 2024 - CRF-RJ - Técnico de Tecnologia da Informação |
Q3446136
Arquitetura de Computadores
Usada na arquitetura de computadores, a técnica que
permite ao processador executar múltiplas instruções
simultaneamente, resultando no aumento do
desempenho do sistema, é
Ano: 2024
Banca:
IF-MG
Órgão:
IF-MG
Prova:
IF-MG - 2024 - IF-MG - PROFESSOR EBTT - Sistemas da Computação - Bambuí |
Q3336164
Arquitetura de Computadores
Sobre o paralelismo de instruções, pipelines e arquiteturas superescalares, assinale a alternativa correta:
Ano: 2024
Banca:
IF-MG
Órgão:
IF-MG
Prova:
IF-MG - 2024 - IF-MG - PROFESSOR EBTT - Ciência da Computação e Sistemas de Informação. - Ribeirão das Neves |
Q3328445
Arquitetura de Computadores
No contexto de arquiteturas de computadores, a técnica de pipeline é frequentemente utilizada para aumentar o desempenho da CPU. No entanto, o uso dessa técnica envolve uma série de desafios relacionados ao controle do fluxo de dados e da execução de instruções.
Considerando isso, qual das alternativas a seguir melhor descreve um dos principais problemas associados ao uso de pipeline e uma possível solução para esse problema?
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