Questões de Concurso
Sobre eletrônica digital na engenharia eletrônica em engenharia eletrônica
Foram encontradas 975 questões
Ano: 2026
Banca:
Marinha
Órgão:
MARINHA
Prova:
Marinha - 2026 - MARINHA - Professor EBTT - Engenharia Eletrônica/Elétrica |
Q4154003
Engenharia Eletrônica
Examine as tabelas abaixo.
Um computador hipotético possui instruções e dados de 16 bits, sendo 4 bits (mais significativos) para código de operação e 12 bits (menos significativos) de parâmetro. Um ciclo de instrução é realizado em duas etapas: ciclo de busca, que apenas copia a instrução, e ciclo de execução, que realiza o restante das operações para concluir a instrução. A tabela 1 mostra algumas instruções deste computador, e a tabela 2 mostra a sucessão das instruções a cada linha e a passagem da primeira etapa para a segunda etapa nas colunas. A cada etapa estão listados o endereço e o conteúdo da RAM, bem como o conteúdo de alguns registradores internos da CPU. Os conteúdos e endereços estão representados em hexadecimal. Com base nessas informações, qual a operação de alto nível realizada considerando que o endereço 940 carrega uma variável x e o endereço 941, a variável y?
Ano: 2026
Banca:
Marinha
Órgão:
MARINHA
Prova:
Marinha - 2026 - MARINHA - Professor EBTT - Engenharia Eletrônica/Elétrica |
Q4154000
Engenharia Eletrônica
Com base no circuito somador de 4 bits apresentado abaixo, assinale a opção que apresenta a soma total dos números binários das entradas.
Ano: 2026
Banca:
Marinha
Órgão:
MARINHA
Prova:
Marinha - 2026 - MARINHA - Professor EBTT - Engenharia Eletrônica/Elétrica |
Q4153999
Engenharia Eletrônica
Qual é a conversão do valor decimal 43810 em um número binário de 16 bits?
Ano: 2026
Banca:
Marinha
Órgão:
MARINHA
Prova:
Marinha - 2026 - MARINHA - Professor EBTT - Engenharia Eletrônica/Elétrica |
Q4153989
Engenharia Eletrônica
Coloque (F) falso ou (V) verdadeiro nas afirmativas abaixo, de acordo com a estrutura do circuito Latch D apresentado na figura abaixo, e assinale a opção correta.
( ) Para as entradas EN = 1 e D = 1, a saída Q será 1.
( ) Para as entradas EN = 0 e qualquer valor de D, a saída Q não se altera.
( ) Para as entradas EN = 1 e D = 0, a saída Q será 0.
( ) Para as entradas EN = 1 e D = 1, a saída Q será 1.
( ) Para as entradas EN = 0 e qualquer valor de D, a saída Q não se altera.
( ) Para as entradas EN = 1 e D = 0, a saída Q será 0.
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
IF-CE
Prova:
INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Eletrônica Analógica, Digital, de Potência e Sistemas de Controle |
Q4090273
Engenharia Eletrônica
Considere a seguinte função lógica de três
variáveis e assinale a alternativa correta.
F (A,B,C) =
B + AC
F (A,B,C) =
B + AC
Ano: 2026
Banca:
IF-PI
Órgão:
IF-PI
Prova:
IF-PI - 2026 - IF-PI - Professor EBTT - Engenharia Elétrica |
Q4009531
Engenharia Eletrônica
Seja o diagrama de portas lógicas integradas na figura a seguir.
Adaptado de NOGUEIRA, J.S. Eletrônica Digital Básica. Salvador: EDUFBA, 2011, p40.
A expressão booleana simplificada resultante em F é igual a:
Adaptado de NOGUEIRA, J.S. Eletrônica Digital Básica. Salvador: EDUFBA, 2011, p40. A expressão booleana simplificada resultante em F é igual a:
Q3999466
Engenharia Eletrônica
Assinale a alternativa que apresenta as três funções
fundamentais de um sistema PCM.
Q3975557
Engenharia Eletrônica
Durante um pulso de CLOCK em um Flip-Flop JK em
confi guração mestre-escravo com as portas J e K em nível lógico
1 (um), a porta Q:
Q3975556
Engenharia Eletrônica
A operação booleana E=((AC+AD)BA+(AB+AC)CB)AD
equivale a:
Q3975555
Engenharia Eletrônica
Em um projeto de instrumentação e controle, foi utilizado
um dispositivo PT100. Para que a temperatura possa ser
quantizada pelo conversor AD, primeiro o valor de:
Q3975554
Engenharia Eletrônica
Em uma porta lógica XNOR com duas entradas, a saída não
será igual ao produto das entradas quando estas:
Q3975552
Engenharia Eletrônica
Uma empresa de semicondutores está desenvolvendo um
novo circuito integrado que disponibiliza portas NAND CMOS de
duas entradas com a mesma tecnologia que já vinha utilizando,
mas decidiu aumentar o FAN-IN. A consequência usualmente
mais relevante dessa decisão consiste no fato de que as portas
ficarão:
Q3975548
Engenharia Eletrônica
Pela
tabela
verdade
da
operação
booleana E=B(AB+CD)C+A(BC+CD)B+C(AB+BC)D, a saída E será
verdadeira (E=1) em:
Q3975547
Engenharia Eletrônica
Um sistema de aquisição de dados com conversor AD
de 10 bits foi projetado para ler uma escala de 0 a 200°C.
Considerando uma resposta linear do sensor, o valor inteiro da
temperatura correspondente ao valor digital 256 é:
Q3975545
Engenharia Eletrônica
Em uma Unidade Lógica e Aritmética (ULA), pode-se
encontrar:
Q3975539
Engenharia Eletrônica
Um contador em anel tradicional com Flip-Flops tipo D possui
a saída Q do último Flip-Flop conectada à entrada D do primeiro
Flip-Flop. Nessa configuração, ele opera com N estados. Se ao
invés de conectar a saída Q for conectada a saída Q-barra, o
número de estados do contador passará a ser:
Q3975535
Engenharia Eletrônica
As saídas de um Flip-Flop JK se comportarão como as
saídas de um Flip-Flop D quando:
Q3975531
Engenharia Eletrônica
Uma característica fundamental em um Flip-Flop SR na
confi guração mestre-escravo é que:
Q3897692
Engenharia Eletrônica
No projeto de placas de circuito impresso de alta velocidade (High-Speed Design), o fenômeno do
crosstalk (diafonia) decorre do acoplamento eletromagnético entre trilhas adjacentes, podendo
comprometer a integridade dos sinais. Considerando as boas práticas de layout e sua avaliação em
softwares EDA, assinale a alternativa que descreve corretamente uma estratégia eficaz para mitigar
esse fenômeno.
Ano: 2026
Banca:
FEPESE
Órgão:
Polícia Científica - SC
Prova:
FEPESE - 2026 - Polícia Científica - SC - Perito Oficial Criminal - Áudio e Imagem |
Q3897412
Engenharia Eletrônica
Considere que quatro flip-flops do tipo J-K com
clock foram colocados em uma estrutura como mostra
a figura abaixo.
Os sinais de entrada e de clock são mostrados na figura abaixo.
Considerando que todas as saídas não barradas (X₃, X₂, X₁ e X₀) dos flip-flops estejam no nível lógico 0 no instante t₁, quais os níveis lógicos das saídas de cada flip-flop no instante de tempo t₄?
Os sinais de entrada e de clock são mostrados na figura abaixo.
Considerando que todas as saídas não barradas (X₃, X₂, X₁ e X₀) dos flip-flops estejam no nível lógico 0 no instante t₁, quais os níveis lógicos das saídas de cada flip-flop no instante de tempo t₄?
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