Questões de Concurso
Sobre álgebra booleana e circuitos lógicos em engenharia eletrônica em engenharia eletrônica
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Considerando as portas lógicas ilustradas nas figuras de I a IV
acima, julgue os itens a seguir.
Considerando as portas lógicas ilustradas nas figuras de I a IV
acima, julgue os itens a seguir.
Um esquema para detecção de dados é a paridade, uma técnica utilizada para detecção de ocorrência de erros em uma transmissão digital de sinais. O circuito acima foi projetado para examinar os bits 1 de cada palavra digital transmitida e produzir bit 1 ou 0 adicional para que o total de bits 1 resulte par (paridade par) ou ímpar (paridade ímpar). O mesmo circuito pode ser usado para verificação de paridade no receptor: nesse local, caso a verificação de paridade seja falsa, significa que ocorreu um erro de transmissão. Nesse esquema específico, a palavra digital de sete bits é acoplada, bit a bit, nas entradas de e1 a e7. Os bits adicionais, disponíveis nos terminais Pi e Po, determinam a paridade da palavra digital. De acordo com essas informações e com a figura apresentada acima, julgue o próximo item.
Para uma verificação válida (verdadeira), a fim de que o
circuito funcione como um verificador de paridade ímpar, o bit
correspondente ao terminal Po deverá ser 0.
Um esquema para detecção de dados é a paridade, uma técnica utilizada para detecção de ocorrência de erros em uma transmissão digital de sinais. O circuito acima foi projetado para examinar os bits 1 de cada palavra digital transmitida e produzir bit 1 ou 0 adicional para que o total de bits 1 resulte par (paridade par) ou ímpar (paridade ímpar). O mesmo circuito pode ser usado para verificação de paridade no receptor: nesse local, caso a verificação de paridade seja falsa, significa que ocorreu um erro de transmissão. Nesse esquema específico, a palavra digital de sete bits é acoplada, bit a bit, nas entradas de e1 a e7. Os bits adicionais, disponíveis nos terminais Pi e Po, determinam a paridade da palavra digital. De acordo com essas informações e com a figura apresentada acima, julgue o próximo item.
Para que o circuito funcione como gerador de paridade, o
terminal Pi
deve ser ligado ao terra do circuito, para geração de
paridade ímpar, ou à fonte de alimentação do circuito, para
geração de paridade par.
Considere que o circuito combinacional mostrado na figura acima seja implementado com portas lógicas com tecnologia TTL. Suponha que as entradas do circuito sejam representadas pelas variáveis A, B, C, D e E e que a saída do circuito seja representada pela variável S. Com relação a esse circuito, julgue o item subsequente.
O circuito utiliza uma porta lógica do tipo ou exclusivo.
Considere que o circuito combinacional mostrado na figura acima seja implementado com portas lógicas com tecnologia TTL. Suponha que as entradas do circuito sejam representadas pelas variáveis A, B, C, D e E e que a saída do circuito seja representada pela variável S. Com relação a esse circuito, julgue o item subsequente.
A expressão lógica resultando na saída S = [AB + (A+B)]E
descreve corretamente a relação entre a saída e as entradas do
circuito.
Considere que o circuito combinacional mostrado na figura acima seja implementado com portas lógicas com tecnologia TTL. Suponha que as entradas do circuito sejam representadas pelas variáveis A, B, C, D e E e que a saída do circuito seja representada pela variável S. Com relação a esse circuito, julgue o item subsequente.
Se as portas TTL usadas no circuito forem do tipo HS, elas
terão um tempo de comutação, de um estado para outro, muito
maior do que se as portas forem do tipo LS, e o consumo de
potência das portas do tipo HS será menor do que o consumo
das portas do tipo LS.
Considere que o circuito combinacional mostrado na figura acima seja implementado com portas lógicas com tecnologia TTL. Suponha que as entradas do circuito sejam representadas pelas variáveis A, B, C, D e E e que a saída do circuito seja representada pela variável S. Com relação a esse circuito, julgue o item subsequente.
Se a entrada E assumir o valor 1, então a saída S assumirá o
valor 1, independentemente dos valores assumidos pelas
variáveis A, B, C e D.
Considere que o circuito combinacional mostrado na figura acima seja implementado com portas lógicas com tecnologia TTL. Suponha que as entradas do circuito sejam representadas pelas variáveis A, B, C, D e E e que a saída do circuito seja representada pela variável S. Com relação a esse circuito, julgue o item subsequente.
Se as entradas A, B, C, D e E assumirem, respectivamente, os
valores 1, 1, 0, 1 e 1, então a saída S assumirá o valor 1.
A tabela verdade acima descreve um circuito combinacional com entradas A, B e C, e saída S. Com relação a essa tabela, julgue o item que se segue.
Embora não seja a expressão booleana mínima para a saída S,
a expressão booleana 
expressa corretamente a saída S em função das entradas A, B
e C.
A tabela verdade acima descreve um circuito combinacional com entradas A, B e C, e saída S. Com relação a essa tabela, julgue o item que se segue.
Na forma produto de somas, a expressão booleana mínima para
a saída S é dada por 
A tabela verdade acima descreve um circuito combinacional com entradas A, B e C, e saída S. Com relação a essa tabela, julgue o item que se segue.
Considerando-se a forma soma de produtos, a expressão
booleana mínima para a saída S é dada por 
PORT (a, b, c: IN bit;
d, e: OUT bit);
END entidade;
ARCHITECTURE arquitetura OF entidade IS
BEGIN
PROCESS (a, b, c)
BEGIN
IF (c = '1') THEN
d <= a XOR b;
e <= a AND b;
ELSE
d <= '0';
e <= '0';
END PROCESS;
END arquitetura;
Mapa de Karnaugh de Y
O mapa de Karnaugh mostrado na figura acima representa a seguinte função lógica:
A partir das informações acima, é correto afirmar que o esquema lógico para implementar o circuito em questão pode ser realizado com o uso mínimo de
A função booleana da válvula: V = f (C1 , C2 , C3 ) é dada por
A expressão simplificada de Y é
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