Questões de Concurso
Sobre álgebra booleana e circuitos lógicos em engenharia eletrônica em engenharia eletrônica
Foram encontradas 507 questões
Ano: 2010
Banca:
FGV
Órgão:
FIOCRUZ
Prova:
FGV - 2010 - FIOCRUZ - Tecnologista em Saúde - Engenharia Eletrônica |
Q569035
Engenharia Eletrônica
Texto associado
ENTITY entidade IS
PORT (a, b, c: IN bit;
d, e: OUT bit);
END entidade;
ARCHITECTURE arquitetura OF entidade IS
BEGIN
PROCESS (a, b, c)
BEGIN
IF (c = '1') THEN
d <= a XOR b;
e <= a AND b;
ELSE
d <= '0';
e <= '0';
END PROCESS;
END arquitetura;
PORT (a, b, c: IN bit;
d, e: OUT bit);
END entidade;
ARCHITECTURE arquitetura OF entidade IS
BEGIN
PROCESS (a, b, c)
BEGIN
IF (c = '1') THEN
d <= a XOR b;
e <= a AND b;
ELSE
d <= '0';
e <= '0';
END PROCESS;
END arquitetura;
O código VHDL mostrado acima descreve a seguinte operação lógica:
Ano: 2010
Banca:
FGV
Órgão:
FIOCRUZ
Prova:
FGV - 2010 - FIOCRUZ - Tecnologista em Saúde - Engenharia Eletrônica |
Q569032
Engenharia Eletrônica
Texto associado
Com relação ao FPGA (Field Programmable Gate Array), analise as afirmativas a seguir.
I. As lógicas são construídas pela programação de matrizes, sendo uma de portas AND e outra de portas OR.
II. O interfaceamento do FPGA com o exterior é feito através de buffers unidirecionais de entrada ou de saída.
III. Existem pacotes de desenvolvimento que permitem um projeto digital feito através de editor de esquemáticos, editor de diagrama de estados ou linguagem descritiva de hardware (HDL).
Assinale:
Ano: 2010
Banca:
FGV
Órgão:
FIOCRUZ
Prova:
FGV - 2010 - FIOCRUZ - Tecnologista em Saúde - Engenharia Eletrônica |
Q569028
Engenharia Eletrônica
Mapa de Karnaugh de Y
O mapa de Karnaugh mostrado na figura acima representa a seguinte função lógica:
Ano: 2010
Banca:
CESPE / CEBRASPE
Órgão:
INMETRO
Prova:
CESPE - 2010 - INMETRO - Pesquisador Tecnologista - Metrologia em Informática |
Q267609
Engenharia Eletrônica
Deseja-se construir um circuito para o controle de abertura e fechamento de duas válvulas, a fim de regular a mistura de componentes de uma fórmula. A primeira válvula, usada para controle da pressão e da salinidade, será aberta sempre que a pressão exceder 3 atm e a salinidade exceder 20 g/L. A segunda válvula, influenciada pela temperatura e pelo pH da mistura, será aberta sempre que a primeira válvula estiver fechada, a temperatura exceder 30o C e a acidez estiver abaixo de pH 7.
A partir das informações acima, é correto afirmar que o esquema lógico para implementar o circuito em questão pode ser realizado com o uso mínimo de
A partir das informações acima, é correto afirmar que o esquema lógico para implementar o circuito em questão pode ser realizado com o uso mínimo de
Ano: 2010
Banca:
CESGRANRIO
Órgão:
Petrobras
Prova:
CESGRANRIO - 2010 - Petrobras - Técnico de Telecomunicações Júnior |
Q189695
Engenharia Eletrônica
Em um sistema digital de telefonia celular, o canal é extremamente ruidoso e provoca vários tipos de interferência ao sinal transmitido. Além disso, ele apresenta alta latência, ou seja, o tempo de propagação entre transmissor e receptor é considerado relativamente alto. Nessas condições, a estratégia de controle de erros
Ano: 2010
Banca:
CESGRANRIO
Órgão:
Petrobras
Prova:
CESGRANRIO - 2010 - Petrobras - Técnico de Telecomunicações Júnior |
Q189678
Engenharia Eletrônica
Em um processo industrial, o acionamento de uma determinada válvula, representada pela variável lógica V, está associado às condições de 3 (três) chaves representadas pelas variáveis C1 , C2 e C3 . A válvula V, em sua operação normal, está sempre aberta (V=1). Ela somente será fechada (V=0) quando as condições lógicas das chaves C1 C2 C3 estiverem, nesta ordem, iguais a 010 ou 011 ou 111.
A função booleana da válvula: V = f (C1 , C2 , C3 ) é dada por
A função booleana da válvula: V = f (C1 , C2 , C3 ) é dada por
Ano: 2010
Banca:
CESGRANRIO
Órgão:
Petrobras
Prova:
CESGRANRIO - 2010 - Petrobras - Técnico de Telecomunicações Júnior |
Q189675
Engenharia Eletrônica
Um circuito combinacional que apresenta três entradas lógicas, F, G e H, tem sua saída Y = FGH + FGH + FGH + FGH dada pela função
A expressão simplificada de Y é
A expressão simplificada de Y é
Ano: 2010
Banca:
CESGRANRIO
Órgão:
Petrobras
Prova:
CESGRANRIO - 2010 - Petrobras - Técnico de Telecomunicações Júnior |
Q189674
Engenharia Eletrônica
Uma função booleana X=f (E,F,G,H) é representada pela sua configuração no mapa de Karnaugh da figura acima. A expressão mais simples dessa função é
Ano: 2010
Banca:
CESGRANRIO
Órgão:
PETROQUÍMICA SUAPE
Prova:
CESGRANRIO - 2010 - PETROQUÍMICA SUAPE - Técnico de Instrumentação Júnior |
Q185195
Engenharia Eletrônica
Observando a tabela verdade, a porta lógica que o circuito apresentado representa é
Ano: 2010
Banca:
CESGRANRIO
Órgão:
PETROQUÍMICA SUAPE
Prova:
CESGRANRIO - 2010 - PETROQUÍMICA SUAPE - Técnico de Instrumentação Júnior |
Q185193
Engenharia Eletrônica
No circuito lógico acima, a tabela verdade, que representa a relação entre as entradas A e B e a saída S, é a que se apresenta em
Ano: 2010
Banca:
CESGRANRIO
Órgão:
PETROQUÍMICA SUAPE
Prova:
CESGRANRIO - 2010 - PETROQUÍMICA SUAPE - Técnico de Instrumentação Júnior |
Q185189
Engenharia Eletrônica
Atualmente, na indústria, são utilizados os transmissores inteligentes, com várias tecnologias, entre elas a Hart. Os valores para a frequência de transmissão, em Hart, do sinal lógico 0 e do sinal lógico 1 são, respectivamente,
Ano: 2010
Banca:
CESGRANRIO
Órgão:
PETROQUÍMICA SUAPE
Prova:
CESGRANRIO - 2010 - PETROQUÍMICA SUAPE - Engenheiro de Equipamento Pleno - Eletricidade |
Q185125
Engenharia Eletrônica
O circuito lógico combinacional mostrado na figura acima tem, como entradas, as variáveis lógicas X, Y e Z e, como saída, a variável F. A expressão simplificada da função booleana F é
Ano: 2010
Banca:
CESPE / CEBRASPE
Órgão:
ABIN
Prova:
CESPE - 2010 - ABIN - Oficial Técnico de Inteligência – Área de Engenharia Elétrica |
Q184707
Engenharia Eletrônica
Texto associado
O circuito acima representa uma porta lógica digital
implementada com a tecnologia NMOS. Os transistores de
chaveamento (com entradas
) são idênticos e do tipo
enriquecimento, mas o transistor de carga é do tipo depleção. As
tensões de limiar dos transistores de chaveamento e carga são 1 V
e !3 V, respectivamente. Para esse circuito, o nível lógico alto (1
digital) é definido como qualquer tensão analógica compreendida
entre 3,5 V e 5 V, e o nível lógico baixo (0 digital) corresponde às
tensões analógicas entre 0 e 1,8 V. Esse circuito apresenta duas
peculiaridades:
I se pelo menos um dos transistores de chaveamento operar com
entrada em 5 V, a tensão de saída
não excederá 0,3 V;
II somente com ambas as entradas simultaneamente no nível
lógico baixo, a saída atinge o nível lógico alto.
Com base nessas informações, julgue os itens subsequentes.
O circuito acima representa uma porta lógica digital
implementada com a tecnologia NMOS. Os transistores de
chaveamento (com entradas
) são idênticos e do tipoenriquecimento, mas o transistor de carga é do tipo depleção. As
tensões de limiar dos transistores de chaveamento e carga são 1 V
e !3 V, respectivamente. Para esse circuito, o nível lógico alto (1
digital) é definido como qualquer tensão analógica compreendida
entre 3,5 V e 5 V, e o nível lógico baixo (0 digital) corresponde às
tensões analógicas entre 0 e 1,8 V. Esse circuito apresenta duas
peculiaridades:
I se pelo menos um dos transistores de chaveamento operar com
entrada em 5 V, a tensão de saída
não excederá 0,3 V;II somente com ambas as entradas simultaneamente no nível
lógico baixo, a saída atinge o nível lógico alto.
Com base nessas informações, julgue os itens subsequentes.
O circuito desempenha a função de porta NAND (complemento da porta lógica E) de duas entradas.
Ano: 2010
Banca:
CESPE / CEBRASPE
Órgão:
INMETRO
Prova:
CESPE - 2010 - INMETRO - Pesquisador - Engenharia Eletrônica |
Q112746
Engenharia Eletrônica
Com base no diagrama e nas informações acima, assinale a opção que apresenta a expressão correta para a saída X, em função das entradas.
Ano: 2010
Banca:
CESPE / CEBRASPE
Órgão:
INMETRO
Prova:
CESPE - 2010 - INMETRO - Pesquisador - Engenharia Eletrônica |
Q112745
Engenharia Eletrônica
Um sistema dinâmico linear, causal e invariante no tempo, é modelado pela função de transferência G (s) = 
, no SI. Deseja-se implementar um controlador proporcional para esse sistema, segundo o diagrama de blocos mostrado abaixo, em que X(s) e Y(s) representam a transformada de Laplace da entrada e da saída do sistema em malha fechada, respectivamente, e kp é o ganho
Considerando essas informações, assinale a opção que apresenta o valor do ganho kp de forma que a constante de tempo em malha fechada, no diagrama mostrado, seja de meio segundo.
, no SI. Deseja-se implementar um controlador proporcional para esse sistema, segundo o diagrama de blocos mostrado abaixo, em que X(s) e Y(s) representam a transformada de Laplace da entrada e da saída do sistema em malha fechada, respectivamente, e kp é o ganhoConsiderando essas informações, assinale a opção que apresenta o valor do ganho kp de forma que a constante de tempo em malha fechada, no diagrama mostrado, seja de meio segundo.
Ano: 2010
Banca:
CESPE / CEBRASPE
Órgão:
INMETRO
Prova:
CESPE - 2010 - INMETRO - Pesquisador - Engenharia Eletrônica |
Q112742
Engenharia Eletrônica
A figura I acima mostra o diagrama de um circuito não linear e a figura II mostra um trecho da forma de onda da tensão
Ano: 2010
Banca:
CESPE / CEBRASPE
Órgão:
INMETRO
Prova:
CESPE - 2010 - INMETRO - Pesquisador - Engenharia Eletrônica |
Q112736
Engenharia Eletrônica
O circuito com uma ponte de Wien, cujo diagrama é mostrado na figura acima, pode ser utilizado para medir os parâmetros de um capacitor, que, nesse diagrama, está representado por um modelo constituído de um capacitor ideal de capacitância Cx e de um resistor com resistência de fuga Rx. Para determinar os valores de Cx e Rx ,deve-se variar a resistência R1 e a capacitância C1 até que a ponte atinja o equilíbrio, isto é, até que tensão medida pelo voltímetro, indicada pelo elemento M, seja igual a zero. Na figura, Vƒ representa uma fonte de tensão senoidal, de frequência angular ωƒ em rad/s. A partir dessas informações, assinale a opção que deve ser satisfeita quando apresenta a equação que a ponte está em equilíbrio, considerando que j = √-1 .
Ano: 2010
Banca:
CESPE / CEBRASPE
Órgão:
INMETRO
Prova:
CESPE - 2010 - INMETRO - Pesquisador - Engenharia Eletrônica |
Q112722
Engenharia Eletrônica
A figura acima mostra um circuito combinacional com cinco entradas — X, Y, Z, W e Q — e uma saída — S, construído com o uso de cinco tipos diferentes de portas lógicas TTL, identificadas pelas letras de A a E. Com relação a esse circuito, assinale a opção correta.
Ano: 2010
Banca:
CESPE / CEBRASPE
Órgão:
INMETRO
Prova:
CESPE - 2010 - INMETRO - Pesquisador - Engenharia Eletrônica |
Q112721
Engenharia Eletrônica
A tabela-verdade acima corresponde a uma função lógica com 4 entradas — X, Y, Z e W — e uma saída — S. Assinale a opção que apresenta a expressão lógica mínima, na forma soma de produtos, que equivale à tabela-verdade em questão.
Ano: 2010
Banca:
CESPE / CEBRASPE
Órgão:
TRT - 21ª Região (RN)
Prova:
CESPE - 2010 - TRT - 21ª Região (RN) - Analista Judiciário - Engenharia Elétrica |
Q110263
Engenharia Eletrônica
Com relação a tecnologias CMOS de fabricação de circuito integrados, julgue o item seguinte.
As portas CMOS utilizam transistores PMOS em combinação com transistores NMOS. Como esses dois tipos de transistores possuem características diferentes, é comum que os transistores PMOS e NMOS tenham dimensões distintas, de forma a compensar efeitos dessa diferença.
As portas CMOS utilizam transistores PMOS em combinação com transistores NMOS. Como esses dois tipos de transistores possuem características diferentes, é comum que os transistores PMOS e NMOS tenham dimensões distintas, de forma a compensar efeitos dessa diferença.
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