Questões de Concurso
Sobre eletrônica digital em eletrônica
Foram encontradas 384 questões
Ano: 2026
Banca:
FAURGS
Órgão:
IF-SC
Prova:
FAURGS - 2026 - IF-SC - Professor EBTT - Instalações e Acionamentos |
Q4348515
Eletrônica
Um projetista deseja implementar, utilizando portas
lógicas, um circuito cuja saída Y assuma nível lógico 1
quando ocorrer um número ímpar de entradas em nível
alto. O circuito possui três entradas digitais independentes: A, B e C.
Qual das expressões booleanas abaixo representa corretamente essa função lógica?
Qual das expressões booleanas abaixo representa corretamente essa função lógica?
Ano: 2026
Banca:
FAURGS
Órgão:
IF-SC
Prova:
FAURGS - 2026 - IF-SC - Professor EBTT - Eletrônica Geral |
Q4346528
Eletrônica
No contexto da modelagem de hardware via VHDL (IEEE 1076), a análise da estrutura sintática e do modelo de
execução é fundamental para a síntese correta do RTL. Analise as assertivas abaixo sobre esse tema.
I - O mapeamento da interface do componente, compreendendo a definição de portas e modos de sinal, é restrito ao escopo da unidade de design entity, enquanto a especificação funcional ou a descrição da estrutura interna de interconexões lógicas é delegada exclusivamente à architecture.
II - Em um modelo de arquitetura, a declaração de múltiplas atribuições de sinal de forma direta – desprovidas de blocos procedurais – implica o sintetizador tratar as instruções conforme a ordem de escrita no arquivo-fonte, respeitando a precedência de execução sequencial intrínseca ao fluxo de controle do código-fonte.
III - O bloco process estabelece um domínio de execução sequencial dentro de uma arquitetura, cujo disparo (ativação) é condicionado pela ocorrência de eventos nos sinais contidos na sua lista de sensibilidade (sensitivity list), disparando a avaliação sucessiva das sentenças internas.
Quais estão corretas?
I - O mapeamento da interface do componente, compreendendo a definição de portas e modos de sinal, é restrito ao escopo da unidade de design entity, enquanto a especificação funcional ou a descrição da estrutura interna de interconexões lógicas é delegada exclusivamente à architecture.
II - Em um modelo de arquitetura, a declaração de múltiplas atribuições de sinal de forma direta – desprovidas de blocos procedurais – implica o sintetizador tratar as instruções conforme a ordem de escrita no arquivo-fonte, respeitando a precedência de execução sequencial intrínseca ao fluxo de controle do código-fonte.
III - O bloco process estabelece um domínio de execução sequencial dentro de uma arquitetura, cujo disparo (ativação) é condicionado pela ocorrência de eventos nos sinais contidos na sua lista de sensibilidade (sensitivity list), disparando a avaliação sucessiva das sentenças internas.
Quais estão corretas?
Ano: 2026
Banca:
FAURGS
Órgão:
IF-SC
Prova:
FAURGS - 2026 - IF-SC - Professor EBTT - Eletrônica Geral |
Q4346524
Eletrônica
Em projetos que exigem tolerância a falhas implementados em FPGAs ou ASICs, frequentemente exige-se a implementação de uma máquina de estados finitos segura (Safe FSM). Qual é o propósito principal de projetar uma máquina
de estados dessa forma?
Ano: 2026
Banca:
FAURGS
Órgão:
IF-SC
Prova:
FAURGS - 2026 - IF-SC - Professor EBTT - Eletrônica Geral |
Q4346521
Eletrônica
Considerando os circuitos digitais implementados pela lógica CMOS (Complementary Metal-Oxide-Semiconductor),
analise os circuitos representados nas figuras abaixo, sendo os sinais “A” e “B” entradas do circuito e o sinal “S” o
sinal de saída.
Quais portas lógicas estão representadas nas figuras?
Quais portas lógicas estão representadas nas figuras?
Ano: 2026
Banca:
FAURGS
Órgão:
IF-SC
Prova:
FAURGS - 2026 - IF-SC - Professor EBTT - Eletrônica Geral |
Q4346514
Eletrônica
Analise as afirmativas a seguir sobre registradores de deslocamento e assinale-as com V (verdadeiro) ou F (falso).
( ) O circuito registrador de deslocamento que possui 1 (uma) entrada e 4 (quatro) saídas é conhecido como conversor série-paralelo.
( ) O circuito registrador de deslocamento que possui 1 (uma) entrada e 4 (quatro) saídas é conhecido como conversor paralelo-série.
( ) A transferência paralela é muito mais rápida que a transferência serial.
( ) O flip-flop D não é utilizado nos circuitos de registradores de deslocamento.
( ) A saída Q do flip-flop D terá seu valor igual à entrada após o comando de clock.
A sequência correta de preenchimento dos parênteses, de cima para baixo, é
( ) O circuito registrador de deslocamento que possui 1 (uma) entrada e 4 (quatro) saídas é conhecido como conversor série-paralelo.
( ) O circuito registrador de deslocamento que possui 1 (uma) entrada e 4 (quatro) saídas é conhecido como conversor paralelo-série.
( ) A transferência paralela é muito mais rápida que a transferência serial.
( ) O flip-flop D não é utilizado nos circuitos de registradores de deslocamento.
( ) A saída Q do flip-flop D terá seu valor igual à entrada após o comando de clock.
A sequência correta de preenchimento dos parênteses, de cima para baixo, é
Ano: 2026
Banca:
FAURGS
Órgão:
IF-SC
Prova:
FAURGS - 2026 - IF-SC - Professor EBTT - Eletrônica Geral |
Q4346513
Eletrônica
Considere o circuito de um contador que possui 4 flip-flops conectados em série, representado na figura a seguir.
Assinale a alternativa que apresenta, correta e respectivamente, os valores do módulo do contador, da frequência de saída do último flip-flop quando a frequência do clock for 10 kHz e da quantidade de estados do contador.
Assinale a alternativa que apresenta, correta e respectivamente, os valores do módulo do contador, da frequência de saída do último flip-flop quando a frequência do clock for 10 kHz e da quantidade de estados do contador.
Ano: 2026
Banca:
FAURGS
Órgão:
IF-SC
Prova:
FAURGS - 2026 - IF-SC - Professor EBTT - Eletrônica Geral |
Q4346512
Eletrônica
Em relação ao flip-flop J-K, analise as afirmativas a seguir e assinale-as com V (verdadeiro) ou F (falso).
( ) O flip-flop J-K comuta o seu valor de saída quando as condições de entrada J e K forem iguais ao nível lógico “1” e ocorrer o disparo pelo clock.
( ) O flip-flop D é implementado a partir do flip-flop J-K, unindo-se as entradas J e K.
( ) A saída Q do flip-flop J-K terá seu valor igual a “1” sob as seguintes condições: a entrada J for igual a 1 (um) e receber o comando de clock.
( ) As funções
e 
no flip-flop J-K são entradas síncronas.
( ) A função no flip-flop J-K, ao receber o valor “0” (zero) em sua entrada, coloca a saída Q em nível “1”.
A sequência correta de preenchimento dos parênteses, de cima para baixo, é
( ) O flip-flop J-K comuta o seu valor de saída quando as condições de entrada J e K forem iguais ao nível lógico “1” e ocorrer o disparo pelo clock.
( ) O flip-flop D é implementado a partir do flip-flop J-K, unindo-se as entradas J e K.
( ) A saída Q do flip-flop J-K terá seu valor igual a “1” sob as seguintes condições: a entrada J for igual a 1 (um) e receber o comando de clock.
( ) As funções
e no flip-flop J-K são entradas síncronas. ( ) A função
no flip-flop J-K, ao receber o valor “0” (zero) em sua entrada, coloca a saída Q em nível “1”.
A sequência correta de preenchimento dos parênteses, de cima para baixo, é
Ano: 2026
Banca:
FAURGS
Órgão:
IF-SC
Prova:
FAURGS - 2026 - IF-SC - Professor EBTT - Eletrônica Geral |
Q4346510
Eletrônica
Simplifique a equação 
utilizando álgebra booleana e assinale a alternativa
que apresenta corretamente a equação simplificada.
utilizando álgebra booleana e assinale a alternativa
que apresenta corretamente a equação simplificada.
Ano: 2026
Banca:
FAURGS
Órgão:
IF-SC
Prova:
FAURGS - 2026 - IF-SC - Técnico de Laboratório – Área: Automação |
Q4345584
Eletrônica
Durante uma aula prática em um laboratório de automação industrial, foi desenvolvido um sistema de contagem de
peças em uma esteira transportadora utilizando um Controlador Lógico Programável (CLP). Um sensor fotoelétrico,
conectado à entrada digital I0.0, gera um pulso em nível lógico 1 sempre que uma peça passa pelo ponto de detecção.
Uma botoeira de reset, conectada à entrada digital I0.1, permite reiniciar a contagem sempre que necessário.
O programa utiliza um contador crescente CTU (Count Up – contador crescente) com valor pré-ajustado PV (Preset Value) = 10. Quando o valor acumulado (CV – Current Value) atingir ou ultrapassar o valor de PV, a saída Q0.0 deverá ser acionada para indicar que a caixa de armazenamento atingiu sua capacidade máxima. Considere o programa em linguagem Ladder representado na figura abaixo.
Com base no funcionamento do contador CTU e na lógica apresentada, assinale a alternativa correta.
O programa utiliza um contador crescente CTU (Count Up – contador crescente) com valor pré-ajustado PV (Preset Value) = 10. Quando o valor acumulado (CV – Current Value) atingir ou ultrapassar o valor de PV, a saída Q0.0 deverá ser acionada para indicar que a caixa de armazenamento atingiu sua capacidade máxima. Considere o programa em linguagem Ladder representado na figura abaixo.
Com base no funcionamento do contador CTU e na lógica apresentada, assinale a alternativa correta.
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
CESAMA
Prova:
INSTITUTO AOCP - 2026 - CESAMA - Analista de Saneamento – Engenheiro (Elétrica) |
Q4251257
Eletrônica
Um microcontrolador RISC executa uma rotina com 120.000 instruções. Seu CPI médio é:
CPI = 1,2
Clock: 48 MHz.
Tendo isso em vista, o tempo de execução será de
Ano: 2026
Banca:
CESPE / CEBRASPE
Órgão:
ARSAL
Prova:
CESPE / CEBRASPE - 2026 - ARSAL - Analista de Regulação - Especialidade: Engenharia Elétrica |
Q4250478
Eletrônica
Supondo que o circuito sequencial mostrado na figura precedente
seja composto por dois flip-flops do tipo JK acionados pela borda
de descida do clock, com as entradas assíncronas preset e clear
mantidas inativas, tomando o estado na forma Q1Q0, e
considerando os estados estáveis imediatamente após cada borda
de descida do clock, julgue o próximo item.
O ciclo de transição de estados do circuito pode ser representado por 00 → 01 → 11 → 10 → 00 e esse ciclo correspondente à sequência do código de Gray de 2 bits.
O ciclo de transição de estados do circuito pode ser representado por 00 → 01 → 11 → 10 → 00 e esse ciclo correspondente à sequência do código de Gray de 2 bits.
Ano: 2026
Banca:
CESPE / CEBRASPE
Órgão:
ARSAL
Prova:
CESPE / CEBRASPE - 2026 - ARSAL - Analista de Regulação - Especialidade: Engenharia Elétrica |
Q4250477
Eletrônica
Texto associado
Um circuito lógico combinacional tem três entradas —A,
B e C —, sendo A o bit mais significativo do número binário sem
sinal representado (0 a 7). A saída Y desse circuito deverá ser
igual a 1 se, e somente se, o número binário da entrada
convertido para número decimal pertencer ao conjunto {0, 1, 4}.
Considerando a situação hipotética precedente, julgue o item que
se segue.
Uma forma mínima em soma de produtos, utilizando-se apenas portas AND, OR e NOT para a saída do circuito em questão, é dada pela expressão a seguir.
Uma forma mínima em soma de produtos, utilizando-se apenas portas AND, OR e NOT para a saída do circuito em questão, é dada pela expressão a seguir.
Ano: 2026
Banca:
IDECAN
Órgão:
AL-CE
Prova:
IDECAN - 2026 - AL-CE - Analista Legislativo - Engenharia Elétrica |
Q4245941
Eletrônica
Para o flip flop do tipo JK (FF-JK), considere o diagrama de transição de estados em que a representação de cada transição
(seta) é rotulada por uma condição de produtório, na qual X codifi ca uma entrada irrelevante (don’t care). A alternativa que representa
o completo diagrama de transição de estados deste FF-JK pode ser verificada na alternativa:
Ano: 2026
Banca:
IDECAN
Órgão:
AL-CE
Prova:
IDECAN - 2026 - AL-CE - Analista Legislativo - Engenharia Elétrica |
Q4245939
Eletrônica
Considere um conversor A/D ideal de 8 bits (N=8), operando em faixa unipolar de 0 a VFS = 5 V, com saturação (Vin ≤ 0 V → 0
e Vin ≥ 5 V → 255). O conversor gera 256 códigos uniformemente espaçados em binário natural (0 a 2N − 1), utilizando truncamento
de forma que Vin = 0 V corresponde ao código 0 (00000000) e que Vin = 5 V corresponde exatamente ao código 255 (11111111).
Suponha ainda que na entrada de medição tem-se uma onda senoidal, em Volts, descrita por:
Assinale a alternativa com os códigos (8 bits) correspondentes a θ = 0°, 90° e 270°, respectivamente, onde θ = 2π60t.
Assinale a alternativa com os códigos (8 bits) correspondentes a θ = 0°, 90° e 270°, respectivamente, onde θ = 2π60t.
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
IF-CE
Prova:
INSTITUTO AOCP - 2026 - IF-CE - Analista de Tecnologia da Informação - Arquitetura e Desenvolvimento de Sistemas |
Q4219356
Eletrônica
No contexto da automação de processos
administrativos em instituições públicas, como o
IFCE, a tecnologia de RPA (Robotic Process
Automation) caracteriza-se por sua capacidade de
Ano: 2026
Banca:
FGV
Órgão:
NAV Brasil
Prova:
FGV - 2026 - NAV Brasil - Técnico em Infraestrutura e Manutenção - Eletrônica |
Q4218546
Eletrônica
O diagrama esquemático a seguir é de um trecho de circuito utilizado para fornecer um nível lógico à entrada de um circuito digital.
Com base na interpretação do diagrama, é correto afirmar que
Ano: 2026
Banca:
FGV
Órgão:
NAV Brasil
Prova:
FGV - 2026 - NAV Brasil - Técnico em Infraestrutura e Manutenção - Eletrônica |
Q4218533
Eletrônica
Em um painel de testes, quatro sensores fornecem sinais lógicos
independentes D0, D1, D2 e D3. Deseja-se utilizar um circuito
combinacional que envie para a saída Y apenas um desses sinais
por vez.
A escolha do sinal que aparecerá em Y deve depender da
combinação aplicada a duas entradas de controle S1e S0,
conforme a tabela a seguir:
O circuito combinacional adequado para essa função é o
O circuito combinacional adequado para essa função é o
Ano: 2026
Banca:
FGV
Órgão:
NAV Brasil
Prova:
FGV - 2026 - NAV Brasil - Técnico em Infraestrutura e Manutenção - Eletrônica |
Q4218532
Eletrônica
Em um sistema digital, um técnico precisa verificar a lógica de
acionamento de uma saída S. A saída deve assumir nível lógico 1
quando a entrada A estiver em nível lógico 0 e, ao mesmo tempo,
pelo menos uma das entradas B ou C também estiver em nível
lógico 1.
A expressão booleana que representa corretamente essa condição é:
A expressão booleana que representa corretamente essa condição é:
Q4186585
Eletrônica
A figura mostra o diagrama de circuito lógico combinacional, usando portas lógicas construídas com a tecnologia
CMOS.
Quando as entradas de s1 e s0 estiverem com níveis lógicos s1 = 1 e s0 = 0, a saída Z será:
Quando as entradas de s1 e s0 estiverem com níveis lógicos s1 = 1 e s0 = 0, a saída Z será:
Ano: 2026
Banca:
DEPSEC
Órgão:
UNIFAP
Prova:
DEPSEC - 2026 - UNIFAP - Técnico de Laboratório (Audiovisual) |
Q4186180
Eletrônica
Durante a preparação de uma apresentação audiovisual
em um auditório, o técnico responsável conectou um
computador recente a um projetor multimídia mais
antigo. Após a instalação, verificou incompatibilidade de sinal entre os equipamentos, impedindo a exibição
correta da imagem. Ao analisar o sistema, o técnico
identificou diferenças relacionadas ao tipo de conexão
utilizada e à resolução configurada no computador.
Considerando princípios de controle de equipamentos de projeção visual, assinale a alternativa CORRETA.
Considerando princípios de controle de equipamentos de projeção visual, assinale a alternativa CORRETA.
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