No contexto da modelagem de hardware via VHDL (IEEE 1076), a análise da estrutura sintática e do modelo de execução é fundamental para a síntese correta do RTL. Analise as assertivas abaixo sobre esse tema.

I - O mapeamento da interface do componente, compreendendo a definição de portas e modos de sinal, é restrito ao escopo da unidade de design entity, enquanto a especificação funcional ou a descrição da estrutura interna de interconexões lógicas é delegada exclusivamente à architecture.
II - Em um modelo de arquitetura, a declaração de múltiplas atribuições de sinal de forma direta – desprovidas de blocos procedurais – implica o sintetizador tratar as instruções conforme a ordem de escrita no arquivo-fonte, respeitando a precedência de execução sequencial intrínseca ao fluxo de controle do código-fonte.
III - O bloco process estabelece um domínio de execução sequencial dentro de uma arquitetura, cujo disparo (ativação) é condicionado pela ocorrência de eventos nos sinais contidos na sua lista de sensibilidade (sensitivity list), disparando a avaliação sucessiva das sentenças internas.

Quais estão corretas?