Questões de Concurso Comentadas sobre arquitetura de computadores
Foram encontradas 7.483 questões
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
IF-CE
Prova:
INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Teoria da Computação |
Q4098356
Arquitetura de Computadores
Em compiladores, a otimização de código busca
melhorar o desempenho do programa sem alterar
seu resultado. Entre as técnicas de otimização de
tempo, uma delas consiste em expandir o corpo do
laço para reduzir o overhead de controle das
iterações. Como se denomina essa técnica?
Ano: 2026
Banca:
IDCAP
Órgão:
Prefeitura de Águia Branca - ES
Prova:
IDCAP - 2026 - Prefeitura de Águia Branca - ES - Arquiteto |
Q4094355
Arquitetura de Computadores
Analise as afirmativas a seguir sobre o funcionamento de um computador, seus componentes e conceitos básicos de hardware e software:
I. O barramento é um conjunto de linhas de comunicação que interconecta CPU, memória e dispositivos periféricos, permitindo troca de dados, endereços e sinais de controle; seu desempenho impacta diretamente na velocidade de processamento.
II. A memória ROM (Read-Only Memory), por ser apenas de leitura, é utilizada para armazenar o sistema operacional em execução no computador, o qual é carregado diretamente da ROM sempre que o computador é ligado.
III. Dispositivos como teclado e mouse são classificados exclusivamente como dispositivos de saída de dados, pois não recebem instruções diretas do processador para apresentar informações ao usuário.
IV. Um driver de dispositivo é um tipo de software que atua como intermediário entre o sistema operacional e o hardware, traduzindo comandos de alto nível em instruções que o dispositivo físico consegue interpretar.
V. Software de sistema inclui programas que gerenciam recursos do computador (como memória, processos e dispositivos), enquanto software aplicativo inclui programas voltados ao atendimento direto de tarefas do usuário final, como editores de texto e planilhas eletrônicas.
Assinale a alternativa correta:
Ano: 2026
Banca:
CPCON
Órgão:
Prefeitura de Itabaiana - PB
Prova:
CPCON - 2026 - Prefeitura de Itabaiana - PB - Técnico em Suporte de TI |
Q4094179
Arquitetura de Computadores
Um usuário precisa montar uma estação de trabalho voltada para edição de vídeo em 4K e renderização 3D. Considerando esses pré-requisitos, é CORRETO afirmar que o principal componente mais diretamente responsável pelos cálculos gráficos e processo de
renderização é denominado:
Ano: 2026
Banca:
CPCON
Órgão:
Prefeitura de Itabaiana - PB
Prova:
CPCON - 2026 - Prefeitura de Itabaiana - PB - Técnico em Suporte de TI |
Q4094177
Arquitetura de Computadores
O conector de energia obrigatório e principal de uma fonte de alimentação para a placa-mãe de um computador, fornecendo as tensões
necessárias para seu funcionamento, é denominado:
Ano: 2026
Banca:
CPCON
Órgão:
Prefeitura de Itabaiana - PB
Prova:
CPCON - 2026 - Prefeitura de Itabaiana - PB - Analista de Redes e Comunicação de Dados |
Q4093069
Arquitetura de Computadores
Em arquiteturas de Data Centers, é CORRETO afirmar que a redundância de hardware e de caminhos de rede é implementada com o Data Centers hardware
intuito de:
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
IF-CE
Prova:
INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |
Q4091014
Arquitetura de Computadores
Qual efeito a arquitetura RISC apresenta sobre a
densidade de código do programa compilado em
comparação ao CISC?
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
IF-CE
Prova:
INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |
Q4091013
Arquitetura de Computadores
Um engenheiro de hardware aumentou a
frequência de operação de um novo processador
fracionando o ciclo de instrução em 35 estágios de
curtíssima duração. Embora o clock tenha
dobrado, os testes de benchmark revelaram que o
desempenho despenca em programas com muitos
desvios condicionais, devido ao alto custo em
ciclos para limpar e recarregar a esteira quando a
predição de desvio falha. Assinale a alternativa que
apresenta a classificação arquitetural correta para
esse processador.
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
IF-CE
Prova:
INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |
Q4091012
Arquitetura de Computadores
Durante a otimização de um algoritmo de
criptografia em um processador superescalar
capaz de despachar quatro instruções por ciclo de
clock, identifica-se que um bloco específico de
código atinge apenas 1,0 instrução por ciclo (IPC).
A análise do assembly revela uma cadeia em que o
registrador de destino de uma instrução é
invariavelmente usado como operando fonte da
instrução imediatamente seguinte. Qual é a
barreira técnica que impede o hardware de
despachar múltiplas instruções simultaneamente
nesse cenário?
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
IF-CE
Prova:
INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |
Q4091011
Arquitetura de Computadores
Considere que você está liderando o projeto de um
novo microprocessador de baixo consumo
energético destinado a sistemas embarcados de
processamento de imagem. Para economizar área
de silício e reduzir a dissipação térmica, sua equipe
de arquitetura decidiu remover as unidades de
hardware complexas responsáveis pela detecção
dinâmica de dependências de dados e pelo
reordenamento de instruções fora de ordem (out of
order). Para compensar essa simplificação e
manter o alto desempenho, toda a
responsabilidade de identificar o paralelismo e
agrupar operações independentes foi transferida
para o compilador, que deve gerar uma única
instrução larga contendo múltiplos campos de
operação para serem executados simultaneamente
pelas unidades funcionais. Qual é a classificação
arquitetural correta para esse processador?
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
IF-CE
Prova:
INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |
Q4091010
Arquitetura de Computadores
Diferentemente dos multiprocessadores que
compartilham a memória física, os
multicomputadores são sistemas compostos por
nós independentes, em que cada processador
possui sua própria memória local privada. Tendo
isso em vista, assinale a alternativa que apresenta
o método exclusivo utilizado para a comunicação e
transferência de dados entre os processadores
nessa arquitetura.
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
IF-CE
Prova:
INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |
Q4091009
Arquitetura de Computadores
Um engenheiro de desempenho em uma empresa
de computação de alto rendimento está otimizando
um algoritmo paralelo em um servidor com
arquitetura multiprocessada SMP (Symmetric Multi
Processing). Durante o perfilamento da aplicação,
ele nota que, embora duas threads estejam
escrevendo em variáveis globais completamente
distintas e independentes (sem dependência de
dados), o desempenho do sistema está degradado
devido a um excessivo tráfego de invalidação no
barramento de coerência de cache. A análise de
memória mostra que essas variáveis
independentes foram alocadas em endereços
contíguos que cabem dentro do mesmo bloco de
64 bytes. Qual é o nome técnico do fenômeno
arquitetural que está causando essa perda de
desempenho por invalidação desnecessária da
linha de cache inteira?
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
IF-CE
Prova:
INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |
Q4091005
Arquitetura de Computadores
Em arquiteturas de processadores modernas, o
mecanismo de tratamento de desvios de fluxo
diferencia eventos internos síncronos de sinais
externos assíncronos para definir o ponto de
retomada da execução. Ao comparar o tratamento
de uma exceção do tipo Falta (Fault), como uma
falta de página na memória virtual, com uma
Interrupção de hardware vinda de um controlador
de rede, qual é a diferença técnica fundamental no
valor do endereço de retorno salvo pelo
processador?
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
IF-CE
Prova:
INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |
Q4091004
Arquitetura de Computadores
No projeto de arquiteturas de conjunto de
instruções, a escolha entre formatos de instrução
de tamanho fixo e de tamanho variável exerce
influência direta sobre a complexidade da
implementação do hardware. Considerando o
contexto de processadores modernos com
execução em pipeline e capacidades
superescalares, qual é a principal vantagem
arquitetural decorrente da adoção de um formato
de instrução de tamanho fixo em detrimento do
formato de tamanho variável?
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
IF-CE
Prova:
INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |
Q4091003
Arquitetura de Computadores
Você atua como engenheiro de sistemas em um
projeto de compiladores para uma nova arquitetura
de processadores CISC. Durante a fase de
otimização da geração de código para estruturas
de dados compostas (structs) da linguagem C,
você identifica um padrão ineficiente: para ler um
campo específico de uma struct, o compilador está
gerando duas instruções, sendo a primeira uma
soma aritmética para calcular o endereço físico do
campo e a segunda a instrução de carga
propriamente dita. Para reduzir o tamanho do
código e os ciclos de clock, você deve alterar o
backend do compilador para utilizar um modo de
endereçamento que permita acessar o campo
diretamente, somando o endereço inicial da struct
(armazenado em um registrador) com a posição
fixa do campo (constante), tudo em uma única
instrução de máquina. O modo de endereçamento
que você deve selecionar para essa
implementação é o
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
IF-CE
Prova:
INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |
Q4090999
Arquitetura de Computadores
Considere que você atua como arquiteto de
sistemas em um projeto de supercomputação e
está projetando a rede de interconexão para um
novo cluster massivamente paralelo com topologia
em malha (mesh). O sistema utiliza comutação por
fluxo (wormhole switching) para minimizar a
latência. Durante os testes de carga, observou-se
que o bloqueio de um único pacote em uma porta
de entrada do roteador, devido ao
congestionamento na porta de saída desejada, está
impedindo o avanço de outros pacotes que estão
atrás dele na mesma fila, mesmo que as portas de
saída destino desses outros pacotes estejam
livres. Para mitigar esse fenômeno de bloqueio de
cabeça de fila (Head of Line Blocking) e melhorar a
vazão da rede sem alterar a topologia física ou
aumentar a largura de banda dos links, qual
modificação arquitetural deve ser implementada
nos roteadores?
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
IF-CE
Prova:
INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |
Q4090998
Arquitetura de Computadores
No desenvolvimento de algoritmos paralelos de
alto desempenho em arquiteturas modernas, dois
conceitos amplamente utilizados são a coerência
de cache e a consistência de memória. Considere
um cenário em que um programador implementa
um padrão produtor consumidor simples
utilizando uma flag booleana para indicar a
disponibilidade de um dado recém-escrito em um
buffer compartilhado. Mesmo operando sobre um
hardware que garante coerência de cache estrita
(como o protocolo MESI), o consumidor
ocasionalmente lê dados inconsistentes ou
desatualizados após verificar que a flag é
verdadeira. Qual primitiva de programação paralela
deve ser obrigatoriamente inserida no código para
corrigir esse comportamento e qual é a justificativa
técnica para sua necessidade?
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
IF-CE
Prova:
INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |
Q4090997
Arquitetura de Computadores
Assinale a alternativa que apresenta a principal
limitação arquitetural que impede o uso de
protocolos de coerência de cache baseados em
espionagem (snooping) em sistemas
massivamente paralelos com centenas de
processadores.
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
IF-CE
Prova:
INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |
Q4090994
Arquitetura de Computadores
Um professor orienta um projeto de iniciação
científica que visa desenvolver um sistema de
monitoramento para uma caldeira industrial de alta
pressão. Devido à natureza crítica do equipamento,
a segurança de funcionamento e a tolerância a
falhas são requisitos obrigatórios. O aluno bolsista
apresentou um diagrama esquemático em que o
controlador principal recebe dados de dois
sensores de pressão idênticos e argumentou que
essa redundância dupla é suficiente para garantir
que o sistema continue operando corretamente
caso um dos sensores falhe, pois o software
poderia identificar a divergência. Como
especialista na área, o professor deve corrigir a
concepção do aluno, explicando que a
redundância dupla serve apenas para detecção de
erro, mas não para o mascaramento de falhas, pois
o controlador não saberia qual dos dois sensores
está correto em caso de discordância. Qual técnica
de projeto baseada em redundância de hardware o
docente deve recomendar para permitir que o
sistema identifique o sensor defeituoso e continue
operando automaticamente com os dados
corretos?
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
IF-CE
Prova:
INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |
Q4090990
Arquitetura de Computadores
A hierarquia de memória é fundamental para o
desempenho dos sistemas computacionais,
baseando-se nos princípios de localidade temporal
e espacial. Acerca de Registradores, Memória RAM
(DRAM), HD (Hard Disk Drive) e SSD (Solid State
Drive), assinale a alternativa que apresenta
corretamente a correlação entre tecnologia,
volatilidade e desempenho.
Ano: 2026
Banca:
INSTITUTO AOCP
Órgão:
IF-CE
Prova:
INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |
Q4090989
Arquitetura de Computadores
Considere que você é o professor orientador de um
projeto de iniciação científica que visa desenvolver
um sistema de processamento de imagens em
tempo real para drones agrícolas. Durante a fase de
especificação do hardware, o aluno bolsista
apresenta uma dúvida crítica: ele sugere
economizar no projeto utilizando um
microcontrolador que conecta a memória RAM
principal através de um barramento de expansão
genérico (I/O), argumentando que “barramentos
são apenas fios e a velocidade será a mesma”.
Como orientador, você deve corrigir essa concepção equivocada explicando a hierarquia de barramentos e a importância da velocidade de comunicação entre a UCP e a memória. Qual das seguintes explicações técnicas você deve fornecer ao aluno para justificar a inviabilidade da proposta dele?
Como orientador, você deve corrigir essa concepção equivocada explicando a hierarquia de barramentos e a importância da velocidade de comunicação entre a UCP e a memória. Qual das seguintes explicações técnicas você deve fornecer ao aluno para justificar a inviabilidade da proposta dele?
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