Questões de Concurso para IF-CE | Qconcursos.com

Q4091004

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4091004 Arquitetura de Computadores

No projeto de arquiteturas de conjunto de instruções, a escolha entre formatos de instrução de tamanho fixo e de tamanho variável exerce influência direta sobre a complexidade da implementação do hardware. Considerando o contexto de processadores modernos com execução em pipeline e capacidades superescalares, qual é a principal vantagem arquitetural decorrente da adoção de um formato de instrução de tamanho fixo em detrimento do formato de tamanho variável?

A

Reduz o tamanho final do código binário ao permitir a compressão automática de opcodes pouco utilizados.

B

Simplifica o estágio de decodificação e permite a identificação imediata dos limites de múltiplas instruções para busca paralela.

C

Possibilita a inclusão de uma quantidade ilimitada de operandos de memória em uma única instrução de máquina.

D

Elimina a latência de acesso à memória cache de instruções por dispensar o alinhamento de endereços de memória.

E

Aumenta a densidade do código, permitindo que instruções complexas sejam codificadas em menos bits do que instruções simples.

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Q4091003

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4091003 Arquitetura de Computadores

Você atua como engenheiro de sistemas em um projeto de compiladores para uma nova arquitetura de processadores CISC. Durante a fase de otimização da geração de código para estruturas de dados compostas (structs) da linguagem C, você identifica um padrão ineficiente: para ler um campo específico de uma struct, o compilador está gerando duas instruções, sendo a primeira uma soma aritmética para calcular o endereço físico do campo e a segunda a instrução de carga propriamente dita. Para reduzir o tamanho do código e os ciclos de clock, você deve alterar o backend do compilador para utilizar um modo de endereçamento que permita acessar o campo diretamente, somando o endereço inicial da struct (armazenado em um registrador) com a posição fixa do campo (constante), tudo em uma única instrução de máquina. O modo de endereçamento que você deve selecionar para essa implementação é o

A

imediato.

B

indireto via registrador.

C

indexado escalonado.

D

base mais deslocamento.

E

direto absoluto.

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Q4091002

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4091002 Engenharia de Telecomunicações

Em sistemas de transmissão óptica de alta velocidade, o fenômeno da dispersão modal limita severamente a largura de banda e a distância máxima alcançável. Considerando as características físicas dos meios guiados, qual tipo de fibra óptica minimiza esse efeito, permitindo que apenas um modo de luz se propague através do núcleo, sendo ideal para enlaces de longa distância (WAN)?

A

Fibra Multimodo de Índice Degrau.

B

Fibra Multimodo de Índice Gradual.

C

Fibra Monomodo.

D

Cabo Coaxial de Banda Larga.

E

Par Trançado Blindado (STP).

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Q4091001

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4091001 Redes de Computadores

Na teoria de redes de computadores, a classificação dos enlaces quanto à conectividade física e lógica é fundamental para a escolha dos protocolos de camada de enlace. Considere uma configuração de linha em que a capacidade total do canal de transmissão é compartilhada, espacial ou temporalmente, entre três ou mais dispositivos conectados ao mesmo meio físico. Nessa configuração, diferentemente das conexões dedicadas, o sinal transmitido por uma estação pode ser fisicamente acessível a todas as outras, exigindo endereçamento explícito para identificação do destinatário. Qual é a nomenclatura técnica correta para esse tipo de enlace?

A

Enlace Ponto a Ponto.

B

Enlace Simplex.

C

Enlace Multiponto.

D

Enlace Balanceado.

E

Enlace Assíncrono.

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Q4091000

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4091000 Redes de Computadores

Um engenheiro de software está projetando o módulo de transporte de uma aplicação de videoconferência corporativa que deve operar sobre redes sem fio instáveis. Durante a fase de prototipagem, ele optou inicialmente por utilizar o protocolo TCP para garantir que nenhum frame de vídeo fosse perdido. No entanto os testes práticos revelaram que, apesar da imagem perfeita, o vídeo sofria congelamentos frequentes seguidos de um efeito de avanço rápido sempre que havia oscilação no sinal WI-FI. Para corrigir o problema de experiência do usuário, o engenheiro migrou para o protocolo UDP. Assinale a alternativa que explica tecnicamente a causa dos congelamentos observados com o uso do TCP nesse cenário.

A

O TCP realiza o controle de fluxo através de janelas deslizantes, o que impede que o transmissor envie dados se o buffer do receptor estiver cheio, causando pausas quando a rede é rápida demais para o processador de vídeo.

B

A garantia de entrega ordenada do TCP provoca o fenômeno de bloqueio de cabeça de fila (Head of Line Blocking), em que a perda de um único pacote impede que os pacotes seguintes, já recebidos corretamente, sejam entregues à aplicação até que a retransmissão do pacote perdido seja concluída.

C

O protocolo TCP não suporta o conceito de portas lógicas, o que obriga o sistema operacional a multiplexar o áudio e o vídeo no mesmo fluxo de dados, gerando contenção de recursos na camada de aplicação.

D

O UDP possui um cabeçalho maior que o do TCP, contendo campos específicos para correção de erro de vídeo (FEC) que não existem no TCP, permitindo que a reprodução continue mesmo com dados corrompidos.

E

O mecanismo de handshake de três vias do TCP é executado a cada novo quadro de vídeo enviado (keyframe), introduzindo uma latência de estabelecimento de conexão repetitiva que excede o tempo de renderização da tela.

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Q4090999

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090999 Arquitetura de Computadores

Considere que você atua como arquiteto de sistemas em um projeto de supercomputação e está projetando a rede de interconexão para um novo cluster massivamente paralelo com topologia em malha (mesh). O sistema utiliza comutação por fluxo (wormhole switching) para minimizar a latência. Durante os testes de carga, observou-se que o bloqueio de um único pacote em uma porta de entrada do roteador, devido ao congestionamento na porta de saída desejada, está impedindo o avanço de outros pacotes que estão atrás dele na mesma fila, mesmo que as portas de saída destino desses outros pacotes estejam livres. Para mitigar esse fenômeno de bloqueio de cabeça de fila (Head of Line Blocking) e melhorar a vazão da rede sem alterar a topologia física ou aumentar a largura de banda dos links, qual modificação arquitetural deve ser implementada nos roteadores?

A

Substituir a comutação Wormhole pela Store and Forward, transmitindo apenas com o buffer vizinho totalmente livre.

B

Aumentar o tamanho da memória FIFO de entrada física para acomodar maiores rajadas de tráfego de dados.

C

Alterar para um algoritmo de roteamento determinístico XY, visando eliminar os conflitos cíclicos de rota.

D

Implementar canais virtuais, dividindo o buffer físico em buffers lógicos para permitir a ultrapassagem de pacotes.

E

Adicionar um protocolo de controle de fluxo por créditos para impedir o envio a buffers de destino cheios.

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Q4090998

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090998 Arquitetura de Computadores

No desenvolvimento de algoritmos paralelos de alto desempenho em arquiteturas modernas, dois conceitos amplamente utilizados são a coerência de cache e a consistência de memória. Considere um cenário em que um programador implementa um padrão produtor consumidor simples utilizando uma flag booleana para indicar a disponibilidade de um dado recém-escrito em um buffer compartilhado. Mesmo operando sobre um hardware que garante coerência de cache estrita (como o protocolo MESI), o consumidor ocasionalmente lê dados inconsistentes ou desatualizados após verificar que a flag é verdadeira. Qual primitiva de programação paralela deve ser obrigatoriamente inserida no código para corrigir esse comportamento e qual é a justificativa técnica para sua necessidade?

A

Deve ser utilizada a primitiva Compare and Swap (CAS) na verificação da flag, pois a leitura de variáveis booleanas em arquiteturas multicore não é atômica por padrão, permitindo leituras parciais de bits (tearing).

B

É necessário inserir uma barreira de memória (memory fence) de escrita antes de setar a flag no produtor e uma de leitura após verificar a flag no consumidor, pois a coerência de cache garante a propagação dos valores, mas não garante a ordem em que as operações de escrita se tornam visíveis globalmente devido a otimizações de reordenamento do processador.

C

O programador deve aplicar um Mutex (Mutual Exclusion) em torno de toda a operação de leitura e escrita, pois arquiteturas modernas desligam o protocolo de coerência de cache durante operações de escrita intensiva para economizar largura de banda do barramento.

D

Deve ser utilizada a primitiva de Transactional Memory (TM) para encapsular o acesso ao buffer, pois o problema descrito é causado pela falsa concorrência (false sharing) entre a linha de cache da flag e a linha de cache dos dados.

E

É necessário utilizar a diretiva volatile nas variáveis compartilhadas, pois isso instrui o controlador de cache a realizar um write through imediato para a memória principal, contornando a latência imposta pelos buffers de escrita (store buffers) da CPU.

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Q4090997

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090997 Arquitetura de Computadores

Assinale a alternativa que apresenta a principal limitação arquitetural que impede o uso de protocolos de coerência de cache baseados em espionagem (snooping) em sistemas massivamente paralelos com centenas de processadores.

A

A dependência de um meio de comunicação com suporte a broadcast, o que causa saturação da largura de banda com o aumento do número de processadores.

B

A incapacidade técnica dos controladores de cache de monitorar endereços de memória virtual em vez de endereços físicos.

C

A obrigatoriedade do uso de caches do tipo write through, que aumentam excessivamente o tráfego de escrita na memória principal.

D

A incompatibilidade com modelos de consistência de memória relaxada, exigindo sincronização global a cada instrução.

E

O custo proibitivo de implementar tags de cache duplas para permitir o acesso simultâneo do processador e do monitor de barramento.

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Q4090996

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090996 Engenharia de Software

Qual atributo de dependabilidade é definido como a probabilidade de um sistema executar sua função pretendida, sem falhas, durante um intervalo de tempo especificado?

A

Disponibilidade.

B

Manutenibilidade.

C

Confiabilidade.

D

Integridade.

E

Confidencialidade.

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Q4090995

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090995 Segurança da Informação

No projeto de sistemas seguros, qual técnica garante a Disponibilidade, permitindo que um componente redundante assuma as operações imediatamente após uma falha do principal?

A

Checksum.

B

Failover.

C

Firewall.

D

Sandbox.

E

Criptografia

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Q4090994

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090994 Engenharia de Automação

Um professor orienta um projeto de iniciação científica que visa desenvolver um sistema de monitoramento para uma caldeira industrial de alta pressão. Devido à natureza crítica do equipamento, a segurança de funcionamento e a tolerância a falhas são requisitos obrigatórios. O aluno bolsista apresentou um diagrama esquemático em que o controlador principal recebe dados de dois sensores de pressão idênticos e argumentou que essa redundância dupla é suficiente para garantir que o sistema continue operando corretamente caso um dos sensores falhe, pois o software poderia identificar a divergência. Como especialista na área, o professor deve corrigir a concepção do aluno, explicando que a redundância dupla serve apenas para detecção de erro, mas não para o mascaramento de falhas, pois o controlador não saberia qual dos dois sensores está correto em caso de discordância. Qual técnica de projeto baseada em redundância de hardware o docente deve recomendar para permitir que o sistema identifique o sensor defeituoso e continue operando automaticamente com os dados corretos?

A

Implementação de um Watchdog Timer externo, que reinicia o sistema operacional da caldeira sempre que detecta uma leitura de pressão acima do limite de segurança estabelecido.

B

Utilização de Redundância Modular Tripla (TMR), que consiste em adicionar um terceiro sensor e um circuito votador para que a decisão de controle seja baseada na maioria dos votos, isolando a leitura divergente.

C

Adoção da técnica de checkpointing com rollback, gravando o estado do sistema a cada segundo para permitir que o controlador restaure a última configuração de pressão válida conhecida antes da falha.

D

Aplicação de Programação em N Versões, solicitando que três alunos diferentes escrevam o código do driver do sensor em linguagens distintas para evitar erros de lógica de software.

E

Configuração dos dois sensores em modo Standby Frio, em que o segundo sensor permanece desligado e só é ativado manualmente pelo operador humano após a confirmação visual de falha no primeiro.

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Q4090993

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090993 Sistemas Operacionais

Em sistemas operacionais modernos que implementam multithreading, a eficiência na coordenação de processos depende da compreensão exata de quais recursos são compartilhados e quais são privativos. Tendo isso em vista, assinale a alternativa que apresenta corretamente a arquitetura de memória e contexto de threads pertencentes a um mesmo processo.

A

Cada thread possui sua própria tabela de páginas, garantindo o isolamento total de variáveis e dados globais.

B

O sistema aloca uma área de Heap exclusiva para cada thread, o que dispensa o uso de exclusão mútua.

C

As threads compartilham código e dados globais, mas mantêm pilhas, registradores e contadores de programa próprios.

D

Os descritores de arquivos abertos são privativos de cada thread, exigindo a passagem de mensagens entre elas.

E

O contexto de hardware, incluindo o contador de programa e os registradores, é compartilhado entre todas as threads.

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Q4090992

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090992 Sistemas Operacionais

No contexto do gerenciamento de deadlocks em sistemas operacionais, existem estratégias voltadas para a prevenção, que consistem em invalidar pelo menos uma das quatro condições necessárias para a ocorrência do impasse. Considerando a técnica que obriga todos os processos a solicitarem recursos seguindo estritamente uma ordem linear crescente baseada em uma numeração única atribuída a cada tipo de recurso disponível no sistema, é correto afirmar que essa abordagem específica visa eliminar a(s) seguinte(s) condição(ões) de deadlock:

A

exclusão mútua.

B

inanição.

C

não preempção.

D

posse e espera.

E

espera circular.

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Q4090991

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090991 Sistemas Operacionais

Considere que você atua como professor e pesquisador, coordenando um grupo de pesquisa aplicada em Sistemas Distribuídos. O grupo está desenvolvendo um middleware para garantir a consistência de dados em um ambiente de laboratório virtual, em que múltiplos nós de processamento precisam acessar um arquivo de configuração compartilhado para leitura e escrita. O protótipo atual utiliza um servidor central de bloqueios (locks), mas você identificou que isso gera um gargalo de desempenho e um ponto único de falha. Para corrigir o problema, você instrui seus bolsistas a implementarem o algoritmo distribuído de Ricart e Agrawala, que opera sem coordenador central e baseia-se em difusão de mensagens e relógios lógicos. Com base na especificação técnica desse algoritmo para garantir a exclusão mútua através da comunicação entre processos, qual é a orientação que você deve passar à equipe a respeito de como um nó deve proceder para entrar na seção crítica?

A

O nó deve enviar uma mensagem de requisição em multicast para todos os outros nós do sistema contendo seu timestamp local e, em seguida, deve aguardar o recebimento de mensagens de permissão de todos os outros nós antes de acessar o arquivo compartilhado.

B

O processo deve gerar um token de acesso criptografado e enviá-lo para o nó vizinho na topologia de rede em anel; somente o nó que detém esse token em sua memória local pode acessar o arquivo, devendo liberá-lo imediatamente após o término da operação de escrita.

C

O nó interessado envia uma mensagem de difusão informando que entrará na seção crítica e inicia um temporizador de espera; se não receber nenhuma mensagem de veto (NACK) de outro processo dentro do intervalo de tempo estipulado, ele assume que o acesso é seguro.

D

O processo solicitante deve consultar uma tabela hash distribuída (DHT) para localizar qual nó detém a cópia mestre do arquivo naquele instante e enviar uma mensagem unicast solicitando o bloqueio exclusivo diretamente a esse detentor temporário.

E

O nó envia uma mensagem de eleição para todos os processos com identificadores de rede superiores ao dele; se nenhum processo responder com uma mensagem de vivo, ele se autoproclama o novo coordenador e ganha o direito irrestrito de acesso à seção crítica.

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Q4090990

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090990 Arquitetura de Computadores

A hierarquia de memória é fundamental para o desempenho dos sistemas computacionais, baseando-se nos princípios de localidade temporal e espacial. Acerca de Registradores, Memória RAM (DRAM), HD (Hard Disk Drive) e SSD (Solid State Drive), assinale a alternativa que apresenta corretamente a correlação entre tecnologia, volatilidade e desempenho.

A

Os registradores são memórias não voláteis e a RAM atua como o armazenamento secundário principal do sistema.

B

O SSD é uma memória flash não volátil mais rápida que o HD mecânico, porém mais lenta que a memória RAM volátil.

C

A memória RAM principal utiliza tecnologia SRAM, sendo mais rápida e barata que a DRAM usada na memória cache.

D

O disco rígido possui a maior velocidade de transferência da hierarquia e supera o SSD em leituras aleatórias.

E

A memória RAM e o armazenamento SSD são classificados como memórias voláteis por perderem os dados sem energia elétrica.

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Q4090989

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090989 Arquitetura de Computadores

Considere que você é o professor orientador de um projeto de iniciação científica que visa desenvolver um sistema de processamento de imagens em tempo real para drones agrícolas. Durante a fase de especificação do hardware, o aluno bolsista apresenta uma dúvida crítica: ele sugere economizar no projeto utilizando um microcontrolador que conecta a memória RAM principal através de um barramento de expansão genérico (I/O), argumentando que “barramentos são apenas fios e a velocidade será a mesma”.
Como orientador, você deve corrigir essa concepção equivocada explicando a hierarquia de barramentos e a importância da velocidade de comunicação entre a UCP e a memória. Qual das seguintes explicações técnicas você deve fornecer ao aluno para justificar a inviabilidade da proposta dele?

A

A proposta é inviável porque o Barramento Local (ou de sistema) é projetado para conectar a UCP diretamente a componentes críticos como a memória cache e a memória RAM, operando em frequências síncronas muito próximas ou iguais ao clock do processador, garantindo a baixa latência necessária. Já o barramento de expansão é mais lento e não suportaria o fluxo de dados do processamento de imagens.

B

A ideia funcionaria se o sistema fosse de 64 bits. Em arquiteturas modernas de 64 bits, a distinção física entre Barramento Local e Barramento de Expansão deixa de existir, pois o sistema operacional mapeia todos os dispositivos, incluindo a RAM e os periféricos, no mesmo espaço de endereçamento virtual plano.

C

O problema não é a velocidade, mas o protocolo. Dispositivos no Barramento Local utilizam protocolos assíncronos universais (como o USB), enquanto a memória RAM exige um barramento de expansão com sincronização rígida para não perder os dados durante o voo do drone.

D

Para processamento de imagens, o ideal é usar exclusivamente o Barramento de Expansão, pois ele possui uma largura de banda superior ao Barramento Local. O Barramento Local é reservado apenas para tarefas de manutenção do sistema operacional e não deve ser usado para tráfego intenso de dados de vídeo.

E

A conexão via barramento de expansão é possível, desde que utilizemos o padrão PCI Express (PCIe). O PCIe é, por definição, um Barramento Local, pois seus slots são soldados fisicamente ao lado do processador, garantindo que a RAM externa tenha o mesmo desempenho da RAM soldada na placa.

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Q4090988

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090988 Arquitetura de Computadores

Em um projeto de sistemas operacionais e arquitetura de computadores, a eficiência da transferência de dados entre dispositivos periféricos e a memória principal é crítica. Com base em um cenário em que um disco rígido precisa transferir um grande bloco de dados para a memória, considerando as técnicas de Entrada e Saída (E/S) aplicáveis a este cenário, E/S Programada, E/S Controlada por Interrupção e Acesso Direto à Memória (DMA), assinale a alternativa que descreve o comportamento e o impacto no processador (UCP).

A

Na E/S Programada, a UCP é interrompida apenas quando o dispositivo está pronto.

B

A E/S Controlada por Interrupção elimina completamente o envolvimento da UCP na transferência de dados, pois o periférico escreve diretamente na memória RAM sem passar pelos registradores da UCP.

C

O controlador de DMA assume o controle do barramento do sistema para transferir o bloco de dados diretamente para a memória, solicitando a intervenção da UCP apenas no início e no final da transação, liberando-a para outras tarefas.

D

O mecanismo de DMA opera exclusivamente através do barramento de expansão e não pode acessar o barramento de memória.

E

Na E/S Programada, a UCP utiliza o mecanismo de Cycle Stealing (roubo de ciclo) para intercalar a execução de instruções com a transferência de dados.

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Q4090987

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090987 Arquitetura de Computadores

Na avaliação de desempenho de computadores, as métricas MIPS (Milhões de Instruções Por Segundo) e FLOPS (Operações de Ponto Flutuante Por Segundo) são frequentemente utilizadas para quantificar a velocidade de processamento. No entanto, ao comparar arquiteturas com conjuntos de instruções diferentes (como RISC versus CISC), o uso isolado do MIPS pode levar a conclusões errôneas sobre a eficiência real da máquina. Assinale a alternativa que explica corretamente a razão técnica para essa limitação do MIPS em contraste com a aplicação do FLOPS.

A

A métrica MIPS contabiliza apenas as instruções que acessam a memória RAM, ignorando as operações lógicas realizadas nos registradores internos, enquanto o FLOPS mede todo o tráfego do barramento do sistema.

B

O MIPS é uma medida dependente da taxa de clock, o que impede sua utilização em processadores modernos com frequência dinâmica, ao passo que o FLOPS é uma medida estática definida pelo fabricante na fase de projeto dos microcircuitos.

C

Uma arquitetura que exige mais instruções simples para realizar uma tarefa pode apresentar uma taxa MIPS maior do que uma arquitetura que realiza a mesma tarefa com menos instruções complexas, mesmo que a primeira leve mais tempo para concluir o programa, enquanto o FLOPS mede a quantidade de operações aritméticas úteis realizadas.

D

O FLOPS é aplicável apenas a processadores de bloco único que não possuem unidades de ponto flutuante dedicadas, enquanto o MIPS é a métrica padrão para supercomputadores que utilizam múltiplos blocos operacionais em paralelo.

E

A métrica MIPS é inversamente proporcional ao tempo de execução do programa, garantindo que um valor MIPS mais alto sempre corresponda a um computador mais rápido, independentemente da linguagem de máquina utilizada, o que não ocorre com o FLOPS.

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Q4090986

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090986 Eletrônica

Em processadores, a Unidade Lógica e Aritmética é construída com circuitos de lógica combinacional. Qual fator físico limita diretamente a velocidade máxima (frequência de clock) desse bloco operacional?

A

A quantidade de memória cache L1 disponível para armazenar os operandos da operação.

B

O tempo total de propagação do sinal através do caminho mais longo de portas lógicas entre a entrada e a saída do circuito.

C

O número de instruções que o sistema operacional consegue agendar por segundo para execução.

D

A dependência de estados passados armazenados em flip-flops internos à própria arquitetura do circuito combinacional.

E

A largura do barramento de endereços que conecta a CPU ao disco rígido.

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Q4090985

Ano: 2026 Banca: INSTITUTO AOCP Órgão: IF-CE Prova: INSTITUTO AOCP - 2026 - IF-CE - Professor EBTT - Sistemas de Computação |

Q4090985 Arquitetura de Computadores

Considere um processador hipotético baseado em uma organização de microcircuitos com Barramento Interno Único. Nessa arquitetura, todos os registradores de uso geral, o Contador de Programa (PC), o Registrador de Instrução (IR) e a Unidade Lógica e Aritmética (ULA) estão conectados a esse único barramento compartilhado. A ULA possui dois registradores de entrada temporários (Latches A e B) para estabilizar os operandos, pois o barramento não pode transmitir dois valores simultaneamente.
Um engenheiro de sistemas está analisando o desempenho da fase de Busca da Instrução (Fetch Cycle) e propõe uma otimização. Atualmente, a micro-operação de incremento do PC (PC ← PC + 4) utiliza a ULA principal. O engenheiro sugere a inclusão de um somador dedicado acoplado diretamente ao registrador PC, independente do barramento central.
Com base nos conceitos de desempenho e blocos operacionais, assinale a alternativa que apresenta corretamente o impacto dessa alteração no ciclo de busca e no desempenho global do processador.

A

A inclusão do somador dedicado transforma o processador multiciclo em um processador superescalar.

B

Em uma organização de barramento único, a alteração é irrelevante para o desempenho, pois o gargalo principal é a latência da memória principal (DRAM).

C

A modificação reduz o número de ciclos de clock necessários para a fase de busca. Sem o somador dedicado, o valor do PC deve trafegar pelo barramento até a ULA, ser somado e retornar pelo mesmo barramento, competindo com a transferência da instrução da memória para o IR (Instruction Register).

D

O somador dedicado aumentará o CPI (Cycles Per Instruction) médio do processador, pois introduz um novo bloco operacional.

E

A alteração introduz um conflito de dados (Data Hazard) estrutural insuperável, pois o PC será incrementado automaticamente a cada ciclo de clock.

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