Questões de Concurso Público TJ-AC 2024 para Analista Judiciário - Analista de Sistemas

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Q2446205
Arquitetura de Computadores Hardware ,
Ano: 2024 Banca: IV - UFG Órgão: TJ-AC Prova: CS-UFG - 2024 - TJ-AC - Analista Judiciário - Analista de Sistemas |
Q2446205 Arquitetura de Computadores
A controladora SATA é responsável por garantir que os dispositivos de armazenamento SATA funcionem corretamente e se comuniquem de forma eficiente com o restante do sistema, desempenhando um papel crucial na operação e no desempenho geral do sistema de armazenamento. Quantos bits de dados uma porta SATA III pode transferir por segundo, e qual é o número máximo de dispositivos que uma única controladora SATA pode suportar?
Alternativas
Q2446206
Arquitetura de Computadores Hexadecimal ,
Ano: 2024 Banca: IV - UFG Órgão: TJ-AC Prova: CS-UFG - 2024 - TJ-AC - Analista Judiciário - Analista de Sistemas |
Q2446206 Arquitetura de Computadores
O sistema de numeração hexadecimal é amplamente utilizado na computação por várias razões, dentre elas, compactação de dados, endereçamento de memória, representação de cores e cálculos e manipulações de bits. Qual é o resultado da soma em hexadecimal de 1B8H e 4ACH?
Alternativas
Q2446207
Arquitetura de Computadores Pipeline ,
Ano: 2024 Banca: IV - UFG Órgão: TJ-AC Prova: CS-UFG - 2024 - TJ-AC - Analista Judiciário - Analista de Sistemas |
Q2446207 Arquitetura de Computadores
Pipeline é uma técnica comumente utilizada em processadores de computadores, em que as instruções são divididas em estágios como busca, decodificação, execução e escrita de resultados. Porém, utilizar essa técnica temos os problemas das dependências. A dependência que envolve a sequência de execução de instruções, em que a instrução atual é condicionalmente dependente da instrução anterior é a dependência: 
Alternativas
Q2446209
Arquitetura de Computadores Memória ,
Ano: 2024 Banca: IV - UFG Órgão: TJ-AC Prova: CS-UFG - 2024 - TJ-AC - Analista Judiciário - Analista de Sistemas |
Q2446209 Arquitetura de Computadores
Um processador tem a seguinte hierarquia de memória: uma cache com latência de acesso de 2ns e uma memória principal com latência de acesso de 200ns. O acesso à memória principal somente é realizado após o valor não ser encontrado na cache. A MAIOR taxa de cache miss aceitável para que o tempo médio de acesso à memória seja menor ou igual a 5ns é:
Alternativas
Respostas
1: D
2: B
3: A
4: B
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