Questões de Concurso Público SEPLAG-DF 2008 para Professor - Eletrônica

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Q161867
Engenharia Eletrônica Eletrônica Digital na Engenharia Eletrônica , Álgebra Booleana e Circuitos Lógicos em Engenharia Eletrônica ,
Ano: 2008 Banca: CESPE / CEBRASPE Órgão: SEPLAG-DF Prova: CESPE - 2008 - SEPLAG-DF - Professor - Eletrônica |
Q161867 Engenharia Eletrônica
Imagem 009.jpg A respeito do circuito lógico acima, julgue o item a seguir.

A expressão booleana resultante para a saída S é S=A.B.
Alternativas
Q161872
Engenharia Eletrônica Eletrônica Digital na Engenharia Eletrônica , Álgebra Booleana e Circuitos Lógicos em Engenharia Eletrônica ,
Ano: 2008 Banca: CESPE / CEBRASPE Órgão: SEPLAG-DF Prova: CESPE - 2008 - SEPLAG-DF - Professor - Eletrônica |
Q161872 Engenharia Eletrônica
Imagem 010.jpg

Tendo como base o circuito lógico mostrado na figura acima, e
considerando os sinais aplicados às entradas A e B, julgue os
itens que se seguem.
O sinal de saída S assume a forma equivalente ao de B.
Alternativas
Q161873
Engenharia Eletrônica Eletrônica Digital na Engenharia Eletrônica , Álgebra Booleana e Circuitos Lógicos em Engenharia Eletrônica ,
Ano: 2008 Banca: CESPE / CEBRASPE Órgão: SEPLAG-DF Prova: CESPE - 2008 - SEPLAG-DF - Professor - Eletrônica |
Q161873 Engenharia Eletrônica
Imagem 010.jpg

Tendo como base o circuito lógico mostrado na figura acima, e
considerando os sinais aplicados às entradas A e B, julgue os
itens que se seguem.
No intervalo considerado, o sinal Y apresenta mais pulsos na posição 1 que o sinal X.
Alternativas
Q161874
Engenharia Eletrônica Eletrônica Digital na Engenharia Eletrônica , Flip-flops ,
Ano: 2008 Banca: CESPE / CEBRASPE Órgão: SEPLAG-DF Prova: CESPE - 2008 - SEPLAG-DF - Professor - Eletrônica |
Q161874 Engenharia Eletrônica
Imagem 011.jpg

A figura acima mostra um Flip-Flop do tipo JK mestre-escravo
com entrada preset (PR) e clear (CLR). Considerando essas
informações, julgue os itens seguintes.
Suponha que o controle de preset (PR) assuma o valor zero. Então, para esta condição, a saída Q do circuito também assumirá o valor zero.
Alternativas
Q161875
Engenharia Eletrônica Eletrônica Digital na Engenharia Eletrônica , Flip-flops ,
Ano: 2008 Banca: CESPE / CEBRASPE Órgão: SEPLAG-DF Prova: CESPE - 2008 - SEPLAG-DF - Professor - Eletrônica |
Q161875 Engenharia Eletrônica
Imagem 011.jpg

A figura acima mostra um Flip-Flop do tipo JK mestre-escravo
com entrada preset (PR) e clear (CLR). Considerando essas
informações, julgue os itens seguintes.
Os controles de PR e clear (CLR) estão simultaneamente ligados aos circuitos mestre e escravo.
Alternativas
Respostas
1: E
2: E
3: C
4: E
5: C
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