Questões de Arquitetura de Computadores para Concurso - Página 21

Ano: 2026 Banca: FGV Órgão: AMAZUL Prova: FGV - 2026 - AMAZUL - Técnico de Informática |

Q3851607 Arquitetura de Computadores

Em um determinado sistema computacional, a memória principal tem capacidade máxima de 16 GB e a memória cache possui 1 GB. Cada palavra de memória possui 64 bits (8 bytes), cada bloco da memória principal é formado por 4 palavras, e cada linha da memória cache armazena exatamente um bloco da memória principal. Considere ainda que os endereços gerados pela UCP se referem ao número da palavra na memória principal (endereçamento por palavra) e que a memória cache é mapeada diretamente (mapeamento direto), de modo que cada bloco da memória principal é mapeado em exatamente uma linha da cache.

Nessa situação, a decomposição de um endereço de memória da UCP em campos de TAG, ÍNDICE e DESLOCAMENTO (palavra dentro do bloco) é corretamente dada por

A

TAG com 4 bits, ÍNDICE com 25 bits e DESLOCAMENTO com 2 bits.

B

TAG com 4 bits, ÍNDICE com 26 bits e DESLOCAMENTO com 1 bit.

C

TAG com 5 bits, ÍNDICE com 24 bits e DESLOCAMENTO com 2 bits.

D

TAG com 6 bits, ÍNDICE com 23 bits e DESLOCAMENTO com 2 bits.

E

TAG com 7 bits, ÍNDICE com 22 bits e DESLOCAMENTO com 2 bits.

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Q3851606

Ano: 2026 Banca: FGV Órgão: AMAZUL Prova: FGV - 2026 - AMAZUL - Técnico de Informática |

Q3851606 Arquitetura de Computadores

Nos sistemas computacionais modernos, a crescente exigência por maior largura de banda e comunicação eficiente entre dispositivos levou ao desenvolvimento de padrões de interconexão de alto desempenho. Entre esses padrões destaca-se o PCI Express (PCIe).

Sobre barramentos PCI Express (PCIe), assinale a alternativa correta.

A

Barramentos PCIe apresentam grande largura de banda dependente da organização do computador, criada para operar como barramento de dados da memória ou contador de instrução.

B

Pacotes de controle de fluxo regulam a taxa em que TLPs (Transaction Layer Packets) e DLLPs (Data Link Layer Packet) podem ser transmitidas pelas ligações do tipo NAK (Negative Acknowledgment).

C

PCIe implementa um esquema de interconexão ponto a ponto, sendo capaz de suportar as necessidades de dispositivos de entrada e saída com demandas de taxas de transmissão mais altas.

D

Pedidos de leitura e escrita são enviados para camada de física do PCIe partindo dos softwares em níveis inferiores dessa camada, sendo que os pacotes enviados possuem o mesmo identificador de sessão.

E

Uma das limitações do barramento PCIe encontra-se na compatibilidade entre diferentes arquiteturas de microcomputadores e periféricos, dada pela inobservância de especificações do padrão.

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Q3851604

Ano: 2026 Banca: FGV Órgão: AMAZUL Prova: FGV - 2026 - AMAZUL - Técnico de Informática |

Q3851604 Arquitetura de Computadores

Considere as portas lógicas a seguir, cada uma com suas entradas e saídas conforme indicado em cada alternativa.

Avalie, em cada caso, se o valor da saída C está corretamente associado à porta lógica e aos valores apresentados para as entradas A e B:

A

AND: A=0, B=0, C=1.

B

NAND: A=0, B=0, C=0.

C

NOR: A=1, B=0, C=1.

D

XNOR: A=0, B=0, C=1.

E

XOR: A=1, B=1, C=1.

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Q3851266

Ano: 2026 Banca: FGV Órgão: AMAZUL Prova: FGV - 2026 - AMAZUL - Engenheiro de Computação |

Q3851266 Arquitetura de Computadores

Um processador superescalar com pipeline de 5 estágios executa instruções fora de ordem (out-of-order execution). Durante a execução, uma instrução de divisão (latência de 20 ciclos) é seguida por três instruções de soma que não dependem do resultado da divisão.
Considerando que o processador possui unidades funcionais separadas para divisão e soma, e um buffer de reordenação (ROB), o comportamento esperado do pipeline é que

A

todas as instruções aguardam a conclusão da divisão antes de iniciar execução.

B

as instruções de soma são canceladas e reescalonadas após a divisão

C

as instruções de soma completam e fazem commit imediatamente, sem aguardar a divisão.

D

o pipeline entra em stall completo até que a divisão termine

E

as instruções de soma são executadas em paralelo à divisão e completam antes, mas o commit respeita a ordem original.

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Q3851256

Ano: 2026 Banca: FGV Órgão: AMAZUL Prova: FGV - 2026 - AMAZUL - Engenheiro de Computação |

Q3851256 Arquitetura de Computadores

Um sistema embarcado utiliza memória cache com política de escrita write-through. Durante a execução, o processador realiza uma operação de escrita em um endereço presente na cache.
Assinale a opção que apresenta corretamente o comportamento do sistema nessa situação.

A

O dado é escrito apenas na cache, e a memória principal é atualizada posteriormente quando a linha é substituída.

B

O dado é escrito simultaneamente na cache e na memória principal.

C

O dado é escrito apenas na memória principal, invalidando a entrada correspondente na cache.

D

O dado é escrito na cache e marcado como 'dirty', aguardando sincronização.

E

O sistema gera uma exceção de escrita por violação de consistência

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Q3851244

Ano: 2026 Banca: FGV Órgão: AMAZUL Prova: FGV - 2026 - AMAZUL - Engenheiro de Computação |

Q3851244 Arquitetura de Computadores

Um processador utiliza uma hierarquia de memória para otimizar o acesso aos dados. Considere que a CPU solicita um dado que não está na memória cache L1.
Assinale a opção que apresenta corretamente a sequência de busca que o sistema realiza até encontrar o dado.

A

Memória principal → Cache L2 → Cache L3 → Disco rígido.

B

Memória principal → Registradores → Cache L2 → Cache L3.

C

Disco rígido → Memória principal → Cache L3 → Cache L2.

D

Cache L3 → Memória principal → Cache L2 → Registradores.

E

Cache L2 → Cache L3 → Memória principal → Memória secundária (se necessário).

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Q3850349

Ano: 2026 Banca: FGV Órgão: AMAZUL Prova: FGV - 2026 - AMAZUL - Técnico de Eletrônica |

Q3850349 Arquitetura de Computadores

Analise as afirmações sobre microcomputadores a seguir:

I. A função da ULA é executar operações aritméticas e lógicas sobre dados binários, já a UC direciona as operações, mas não processa os dados diretamente.

II. Processadores 32 bits processam blocos de 4 bytes, enquanto processadores 64 bits processam blocos de 16 bytes.

III. A memória RAM é mais veloz do que a memória cache.

IV. A CPU é formada por UC, ULA, registradores e memória RAM.

V. O cache L1 é o mais rápido e com menor capacidade, já o cache L2 é ligeiramente mais lento e tem maior capacidade.

Está correto o que se afirma em

A

I, IV e V, apenas.

B

I e V, apenas.

C

IV e V, apenas.

D

II e IV, apenas.

E

I, III e V, apenas.

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Q3846195

Ano: 2026 Banca: Unesc Órgão: Prefeitura de Meleiro - SC Prova: Unesc - 2026 - Prefeitura de Meleiro - SC - Professor de Computação |

Q3846195 Arquitetura de Computadores

Na montagem e manutenção de computadores pessoais, a compatibilidade entre os componentes é um fator crítico para o funcionamento do sistema, especialmente no que tange à memória RAM (Random Access Memory). Assinale a alternativa correta sobre as características físicas e de compatibilidade entre as gerações de memória DDR (Double Data Rate).

A

As memórias DDR3 e DDR4 possuem chanfros (encaixes) localizados em posições fisicamente diferentes no pente, o que impede a inserção de um módulo DDR4 em um slot DDR3 e vice-versa.

B

A latência das memórias DDR4 é significativamente menor que a das DDR3 em todos os modelos, sendo este o único fator de aumento de desempenho.

C

É possível utilizar memórias de notebook (SO-DIMM) diretamente em desktops sem adaptadores, pois o padrão de pinagem é universal para DDR4.

D

A tensão elétrica padrão das memórias DDR3 é de 1.2V, enquanto as memórias DDR4 operam com tensão mais alta, de 1.5V, exigindo fontes mais potentes.

E

As memórias DDR4 podem ser instaladas em slots DDR3, desde que a BIOS da placa-mãe seja atualizada para reconhecer a nova tecnologia.

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Q3840042

Ano: 2026 Banca: DIRPS Órgão: Prefeitura de Patos de Minas - MG Provas: DIRPS - 2026 - Prefeitura de Patos de Minas - MG - Inspetor Escolar | DIRPS - 2026 - Prefeitura de Patos de Minas - MG - Secretário Escolar | DIRPS - 2026 - Prefeitura de Patos de Minas - MG - Professor de Educação Básica: Educação Física |

Q3840042 Arquitetura de Computadores

Qual componente de hardware é classificado como uma memória volátil e de acesso aleatório, sendo essencial para armazenar temporariamente os dados e instruções dos programas que estão sendo executados no momento, pelo processador?

A

Placa-Mãe (Motherboard)

B

Unidade de Disco Rígido (HD ou SSD)

C

Memória RAM (Random Access Memory)

D

Unidade Central de Processamento (CPU)

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Q3839548

Ano: 2026 Banca: Instituto IACP Órgão: Prefeitura de Caiçara - PB Prova: Instituto IACP - 2026 - Prefeitura de Caiçara - PB - Digitador |

Q3839548 Arquitetura de Computadores

Um computador depende da interação entre diversos componentes físicos para realizar suas funções. Considerando os conceitos de hardware, assinale a única alternativa CORRETA.

A

A memória RAM é responsável por armazenar permanentemente os arquivos do usuário, mesmo quando o computador é desligado.

B

O processador (CPU) é o componente que realiza cálculos e executa instruções, funcionando como o “cérebro” do computador.

C

O disco rígido (HD) tem a função de executar instruções e processar dados em tempo real.

D

A placa-mãe é apenas um dispositivo de armazenamento auxiliar, sem função de comunicação entre componentes.

E

A fonte de alimentação é responsável exclusivamente pela refrigeração interna do computador, não tendo relação com o fornecimento de energia.

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Q3837713

Ano: 2026 Banca: DIRPS Órgão: Prefeitura de Patos de Minas - MG Prova: DIRPS - 2026 - Prefeitura de Patos de Minas - MG - Professor de Educação Básica - Educação Infantil e Anos Iniciais do Ensino Fundamental |

Q3837713 Arquitetura de Computadores

Qual componente de hardware é classificado como uma memória volátil e de acesso aleatório, sendo essencial para armazenar temporariamente os dados e instruções dos programas que estão sendo executados no momento, pelo processador?

A

Placa-Mãe (Motherboard)

B

Unidade de Disco Rígido (HD ou SSD)

C

Memória RAM (Random Access Memory)

D

Unidade Central de Processamento (CPU)

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Q3837209

Ano: 2026 Banca: AMAUC Órgão: Prefeitura de Itá - SC Prova: AMAUC - 2026 - Prefeitura de Itá - SC - Professor de Informática |

Q3837209 Arquitetura de Computadores

Um computador é composto por diversos elementos que atuam de forma integrada para permitir o processamento de dados e a interação com o usuário. Acerca das noções básicas de funcionamento dos computadores e a classificação dos periféricos de entrada e de saída, analise as afirmativas a seguir:

.O processador executa instruções armazenadas na memória principal, realizando operações lógicas e aritméticas necessárias ao funcionamento dos programas.
II.O teclado é classificado como periférico de saída, pois permite que informações sejam exibidas ao usuário por meio de caracteres.
III.O monitor é um periférico de saída, já que apresenta visualmente os resultados do processamento realizado pelo computador.
IV.O mouse possibilita a interação com elementos gráficos do sistema operacional, sendo considerado um periférico de entrada.
V.A impressora, embora produza resultados em papel, depende diretamente da CPU para interpretar comandos, o que a caracteriza como um dispositivo interno do computador.

Assinale a alternativa correta:

A

Apenas as afirmativas II, III, IV e V são verdadeiras.

B

Apenas as afirmativas I, III e IV são verdadeiras. .

C

Apenas as afirmativas I, II, III e V são verdadeiras.

D

As afirmativas I, II, III, IV e V são verdadeiras.

E

Apenas as afirmativas II, III e IV são verdadeiras.

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Q3835625

Ano: 2026 Banca: AMAUC Órgão: Prefeitura de Itá - SC Prova: AMAUC - 2026 - Prefeitura de Itá - SC - Analista de Sistemas |

Q3835625 Arquitetura de Computadores

O diagnóstico de falhas em sistemas que não inicializam exige um procedimento metódico baseado nos sinais emitidos pelo hardware. Acerca do Autoteste de Inicialização (Power-On Self-Test − POST) e do Sistema Básico de Entrada e Saída (Basic Input/Output System − BIOS/UEFI), registre V, para as afirmativas verdadeiras, e F, para as falsas:

(__)O POST é uma sequência de testes realizados pelo firmware imediatamente após o computador ser ligado, verificando componentes essenciais como CPU, memória RAM e controladores de vídeo antes de carregar o sistema operacional.
(__)Sinais sonoros (beeps) emitidos durante o POST são padronizados universalmente por todos os fabricantes de placas-mãe, onde um único beep curto sempre indica falha crítica na placa de vídeo, independentemente do firmware utilizado.
(__)A Interface de Firmware Extensível Unificada (Unified Extensible Firmware Interface − UEFI) substituiu o BIOS tradicional, permitindo o suporte a discos maiores que 2,2 Terabytes (TB) e oferecendo uma interface de pré-inicialização mais sofisticada e segura (Secure Boot).
(__)O erro de "Kernel Panic" em sistemas Linux ou a "Tela Azul da Morte" (BSOD) no Windows ocorrem durante o POST, indicando que o firmware não conseguiu localizar o setor de boot (Master Boot Record − MBR) no disco rígido.
(__)A limpeza da Memória de Semicondutor de Óxido Metálico Complementar (Complementary Metal-Oxide-Semiconductor − CMOS) através do jumper 'Clear CMOS' redefine as configurações do BIOS/UEFI para os padrões de fábrica, removendo senhas de acesso ao firmware.

Após análise, assinale a alternativa que apresenta a sequência correta dos itens acima, de cima para baixo:

A

V, F, V, F, V.

B

V, V, F, F, V.

C

F, V, V, F, F.

D

F, F, V, V, F.

E

V, F, F, V, V.

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Q3835622

Ano: 2026 Banca: AMAUC Órgão: Prefeitura de Itá - SC Prova: AMAUC - 2026 - Prefeitura de Itá - SC - Analista de Sistemas |

Q3835622 Arquitetura de Computadores

No contexto da arquitetura interna de microprocessadores e da execução de instruções, o pipeline é uma técnica que permite a sobreposição de estágios. Acerca do funcionamento técnico e das falhas de fluxo (hazards) associadas, registre V, para as afirmativas verdadeiras, e F, para as falsas:

(__)O hazard de dados ocorre quando uma instrução depende do resultado de uma instrução anterior que ainda não completou sua execução através de todos os estágios do pipeline, podendo ser mitigado por técnicas de adiantamento (forwarding).
(__)O hazard de controle é provocado por instruções de desvio condicional, em que o endereço da próxima instrução a ser buscada é desconhecido até que a condição seja avaliada, resultando frequentemente em bolhas (stalls) ou uso de previsão de desvio.
(__)A execução fora de ordem (Out-of-Order Execution) é uma técnica de hardware que visa aumentar a profundidade do pipeline para reduzir o consumo de energia, independentemente do ganho de ciclos por instrução (Cycles Per Instruction − CPI).
(__)O hazard estrutural surge quando o hardware disponível não é suficiente para suportar todas as combinações possíveis de instruções em execução simultânea, como o acesso simultâneo à memória única para busca de instrução e dado.
(__)A unidade lógica e aritmética (Arithmetic Logic Unit − ALU) é o componente responsável exclusivo pela decodificação de instruções complexas em arquiteturas de conjunto de instruções reduzido (Reduced Instruction Set Computer − RISC).

Após análise, assinale a alternativa que apresenta a sequência correta dos itens acima, de cima para baixo:

A

V, V, V, F, F.

B

F, F, V, V, V.

C

V, F, V, F, V.

D

F, V, F, V, F.

E

V, V, F, V, F.

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Q3835614

Ano: 2026 Banca: AMAUC Órgão: Prefeitura de Itá - SC Prova: AMAUC - 2026 - Prefeitura de Itá - SC - Analista de Sistemas |

Q3835614 Arquitetura de Computadores

A manutenção preventiva e corretiva de servidores e estações de trabalho envolve o conhecimento sobre interfaces de armazenamento e barramentos. Assinale a alternativa que descreve corretamente a tecnologia Non-Volatile Memory Express (NVMe) em comparação ao Serial Advanced Technology Attachment (SATA).

A

O protocolo NVMe foi desenvolvido especificamente para discos rígidos mecânicos (Hard Disk Drives − HDDs), visando aumentar a velocidade de rotação dos pratos magnéticos através de um sistema de arquivos distribuído baseado em redes neurais.

B

A principal vantagem do NVMe sobre o SATA é a capacidade de operar em temperaturas mais baixas devido ao uso de cabos de fibra óptica internos, o que elimina a necessidade de dissipadores de calor em unidades de estado sólido (Solid State Drives − SSDs) de alto desempenho.

C

O NVMe utiliza o barramento Peripheral Component Interconnect Express (PCIe) para comunicação direta com o processador, reduzindo a latência e aumentando o paralelismo através de múltiplas filas de comandos, enquanto o SATA é limitado pelo protocolo Advanced Host Controller Interface (AHCI).

D

Instalar um drive NVMe em uma placa-mãe antiga via adaptador exige obrigatoriamente a atualização da tabela de partição do disco para o formato Master Boot Record (MBR), pois o padrão GUID Partition Table (GPT) é incompatível com o barramento PCIe.

E

O conector M.2 suporta exclusivamente o protocolo NVMe, impedindo fisicamente a instalação de SSDs que utilizam a interface SATA, o que garante que o sistema operacional sempre utilize a largura de banda máxima disponível no chipset.

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Q3834712

Ano: 2026 Banca: VUNESP Órgão: Câmara de Mogi das Cruzes - SP Prova: VUNESP - 2026 - Câmara de Mogi das Cruzes - SP - Técnico Legislativo em Informática |

Q3834712 Arquitetura de Computadores

Um técnico de informática está manuseando um computador. Para evitar danos por eletricidade estática ao manusear as placas, ele deve

A

trabalhar, sempre que possível, com os equipamentos ligados na tomada.

B

usar pulseira antiestática ligada ao aterramento.

C

tocar no pino de alimentação da fonte.

D

fazer a blindagem estática com álcool isopropílico.

E

manusear o computador sobre uma superfície de borracha.

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Q3834711

Ano: 2026 Banca: VUNESP Órgão: Câmara de Mogi das Cruzes - SP Prova: VUNESP - 2026 - Câmara de Mogi das Cruzes - SP - Técnico Legislativo em Informática |

Q3834711 Arquitetura de Computadores

Assinale a alternativa correta acerca do processo de inicialização de um computador do tipo IBM PC e dos programas envolvidos nessa rotina.

A

BIOS é um programa localizado na trilha inicial do MBR do HD.

B

POST é o sistema pelo qual o usuário do computador pode alterar a sequência de boot.

C

Uma sequência específica de bipes pode indicar falha nos drivers de dispositivos do Windows.

D

Sistemas com configuração UEFI não utilizam o POST na inicialização.

E

Uma das etapas do POST é a verificação dos componentes básicos, como discos e interfaces.

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Q3834710

Ano: 2026 Banca: VUNESP Órgão: Câmara de Mogi das Cruzes - SP Prova: VUNESP - 2026 - Câmara de Mogi das Cruzes - SP - Técnico Legislativo em Informática |

Q3834710 Arquitetura de Computadores

Acerca da arquitetura de computadores e dos tipos de cache do processador, é correto afirmar que o cache

A

L1 é compartilhado entre os núcleos.

B

L2 tem acesso mais rápido que o L3, porém mais lento do que a memória RAM.

C

L3 é compartilhado entre os núcleos.

D

L1, L2 e L3 são localizados dentro do núcleo do processador.

E

L1 é o maior, em termos de espaço, em relação aos demais.

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Q3814349

Q3814349 Arquitetura de Computadores

A memória cache, quando comparada com a memória RAM, geralmente possui menor

A

capacidade de armazenamento.

B

latência.

C

custo por byte.

D

volatilidade.

E

taxa de transferência.

Q4146137

Ano: 2025 Banca: INEP Órgão: INEP Prova: INEP - 2025 - INEP - Computação |

Q4146137 Arquitetura de Computadores

Texto associado

Texto para questão

Durante o planejamento de uma sequência didática sobre Organização e Arquitetura de Computadores, um professor de Computação observou que sua turma de Ensino Médio está pouco engajada nas aulas teóricas. Nesse contexto, o professor pretende promover o desenvolvimento das habilidades: 1. compreensão dos fundamentos e da interação básica dos elementos da arquitetura de Von Neumann e 2. aplicação dos conhecimentos de hierarquia de memórias, identificando os diversos tipos e suas características.

Qual estratégia e recurso didático favorecem o desenvolvimento da segunda habilidade de maneira interdisciplinar?

A

Propor uma atividade em que os estudantes organizem, em uma linha do tempo interativa, a evolução dos dispositivos de memória, relacionando cada tipo a seu contexto histórico e às mudanças tecnológicas.

B

Utilizar planilhas eletrônicas para que os estudantes comparem tipos de memória com base em dados técnicos reais de desempenho e valores de mercado, aplicando conceitos estatísticos.

C

Promover oficinas colaborativas em que os estudantes criem infográficos digitais para representar as camadas da hierarquia de memória e suas características, classificando as memórias por custo.

D

Desenvolver um estudo de caso em que os estudantes projetem um sistema computacional com restrições de orçamento e desempenho, justificando a escolha das memórias a partir de dados técnicos pesquisados.

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