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    1 questão encontrada
    01
    Q408310
    Ano: 2014
    Banca: FCC
    Órgão: TRF - 3ª REGIÃO
    Considere os flip-flops JK do circuito abaixo, inicialmente com as saídas QA QB QC QD = 1 1 1 0, respectivamente.

    imagem-018.jpg

    Dados:
    PRE - entrada de PRESET, ativa em nível lógico 0.
    CLR - entrada de CLEAR, ativa em nível lógico 0.
    CLK - entrada de CLOCK, sensível a bordo de descida.

    Após 3 pulsos de Clock na entrada, as saídas QA, QB, QC e QD serão, respectivamente,

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